| 講演名 | 2011-09-26 A transistor-level symmetrical layout generation method for analog device , |
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| 抄録(和) | |
| 抄録(英) | This paper introduces a transistor-level symmetrical layout generation algorithm aiming at maximum diffusion-merging to the current paths for analog circuit. We present a SA-based algorithm to symmetrically assign the transistor pair into two rows and meanwhile minimize the total wirelength and diffusion gaps. Two examples are used to demonstrate the effectiveness of our algorithm. |
| キーワード(和) | |
| キーワード(英) | |
| 資料番号 | VLD2011-40 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2011/9/19(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | ENG |
| タイトル（和） | |
| サブタイトル（和） | |
| タイトル（英） | A transistor-level symmetrical layout generation method for analog device |
| サブタイトル（和） | |
| キーワード(1)（和/英） | |
| 第 1 著者 氏名（和/英） | / Bo Yang |
| 第 1 著者 所属（和/英） | Department of Information and Media Engineering, The University of Kitakyushu |
| 発表年月日 | 2011-09-26 |
| 資料番号 | VLD2011-40 |
| 巻番号（vol） | vol.111 |
| 号番号（no） | 216 |
| ページ範囲 | pp.- |
| ページ数 | 4 |
| 発行日 | |