講演名 2011/8/18
平面型トランジスタ,SGTを用いたスタンダードセルのパターン面積の比較検討(低電圧/低消費電力技術,新デバイス・回路とその応用)
小玉 貴大, 渡辺 重佳,
PDFダウンロードページ PDFダウンロードページへ
抄録(和) SGT(Surrounding Gate Transistor),平面型トランジスタを用いて設計したスタンダードセル(インバータ,NAND等の簡単な論理回路,1ビットフルアダー等)のパターン面積の比較を,拡散層上のコンタクトとゲート間距離,ゲート膜厚に着目して行った.その結果,入力数が少なく,チャネル幅が大きく,コンタクトとゲート間距離が狭く,ゲート膜厚が薄いトランジスタで平面型に対するSGTのパターン面積の縮小効果が大きいことがわかった.
抄録(英) The pattern area of logic circuit such as inverter and 1bit full adder with SGT (Surrounding Gate Transistor) are compared with that with planar transistor. With using smaller design rule between contact to gate on the active area and thinner gate electrode thickness the pattern area of these circuits with SGT can be reduced drastically compared with that using planar transistor.
キーワード(和) SGT / システムLSI / デザインルール / パターン面積 / スタンダードセル
キーワード(英) SGT / system LSI / design rule / pattern area / standard cell
資料番号 ICD2011-40,SDM2011-72
発行日

研究会情報
研究会 ICD
開催期間 2011/8/18(から1日開催)
開催地(和)
開催地(英)
テーマ(和)
テーマ(英)
委員長氏名(和)
委員長氏名(英)
副委員長氏名(和)
副委員長氏名(英)
幹事氏名(和)
幹事氏名(英)
幹事補佐氏名(和)
幹事補佐氏名(英)

講演論文情報詳細
申込み研究会 Integrated Circuits and Devices (ICD)
本文の言語 JPN
タイトル(和) 平面型トランジスタ,SGTを用いたスタンダードセルのパターン面積の比較検討(低電圧/低消費電力技術,新デバイス・回路とその応用)
サブタイトル(和)
タイトル(英) Study of pattern area reduction for standard cell with planar and SGT transistor
サブタイトル(和)
キーワード(1)(和/英) SGT / SGT
キーワード(2)(和/英) システムLSI / system LSI
キーワード(3)(和/英) デザインルール / design rule
キーワード(4)(和/英) パターン面積 / pattern area
キーワード(5)(和/英) スタンダードセル / standard cell
第 1 著者 氏名(和/英) 小玉 貴大 / Takahiro KODAMA
第 1 著者 所属(和/英) 湘南工科大学
Department of Information Science, Shonan Institute of Technology
第 2 著者 氏名(和/英) 渡辺 重佳 / Shigeyoshi WATANABE
第 2 著者 所属(和/英) 湘南工科大学
Department of Information Science, Shonan Institute of Technology
発表年月日 2011/8/18
資料番号 ICD2011-40,SDM2011-72
巻番号(vol) vol.111
号番号(no) 188
ページ範囲 pp.-
ページ数 6
発行日