| 講演名 | 2011/8/18 3次元型トランジスタを用いた各種回路構成の論理回路のパターン面積の縮小効果の検討(低電圧/低消費電力技術,新デバイス・回路とその応用) 小玉 貴大, 渡辺 重佳, 廣島 佑, |
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| 抄録(和) | 本論文では初めて回路方式と3次元型トランジスタの構造の両方を考慮し、代表的な論理回路である全加算器のパターン面積の縮小効果を定量的に解析した。構成に必要なトランジスタ数が多い回路方式の場合は3次元型トランジスタ導入によりパターン面積は大幅に縮小できるが、トランジスタ数が少ない回路方式の場合には3次元型トランジスタの構成によっては十分なパターン面積の縮小効果が期待出来ないことが分かった。 |
| 抄録(英) | Pattern area reduction with 3 dimensional transistor and various kind of circuit scheme for logic circuit such as full adder has been newly studied. Pattern area reduction ratio with 3 dimensional transistor is large for full adder consisted with large number of transistor. In the case for full adder consisted with small number of transistor, the pattern area reduction ratio is relatively small. |
| キーワード(和) | FinFET / ダブルゲート型トランジスタ / スタック型トランジスタ / 複合ゲート / パスゲート / 全加算器 / パターン面積 |
| キーワード(英) | FinFET / double gate transistor / stacked type transistor / composite gate / pass transistor logic / full added, pattern area |
| 資料番号 | ICD2011-39,SDM2011-71 |
| 発行日 |
| 研究会情報 | |
| 研究会 | ICD |
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| 開催期間 | 2011/8/18(から1日開催) |
| 開催地（和） | |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
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| 本文の言語 | JPN |
| タイトル（和） | 3次元型トランジスタを用いた各種回路構成の論理回路のパターン面積の縮小効果の検討(低電圧/低消費電力技術,新デバイス・回路とその応用) |
| サブタイトル（和） | |
| タイトル（英） | Study of pattern area reduction with 3 dimensional transistor for logic circuit |
| サブタイトル（和） | |
| キーワード(1)（和/英） | FinFET / FinFET |
| キーワード(2)（和/英） | ダブルゲート型トランジスタ / double gate transistor |
| キーワード(3)（和/英） | スタック型トランジスタ / stacked type transistor |
| キーワード(4)（和/英） | 複合ゲート / composite gate |
| キーワード(5)（和/英） | パスゲート / pass transistor logic |
| キーワード(6)（和/英） | 全加算器 / full added, pattern area |
| キーワード(7)（和/英） | パターン面積 |
| 第 1 著者 氏名（和/英） | 小玉 貴大 / Takahiro KODAMA |
| 第 1 著者 所属（和/英） | 湘南工科大学 Department of Information Science, Shonan Institute of Technology |
| 第 2 著者 氏名（和/英） | 渡辺 重佳 / Shigeyoshi WATANABE |
| 第 2 著者 所属（和/英） | 湘南工科大学 Department of Information Science, Shonan Institute of Technology |
| 第 3 著者 氏名（和/英） | 廣島 佑 / Yu HIROSHIMA |
| 第 3 著者 所属（和/英） | 大井電気株式会社 Oi Electric Co. Ltd. |
| 発表年月日 | 2011/8/18 |
| 資料番号 | ICD2011-39,SDM2011-71 |
| 巻番号（vol） | vol.111 |
| 号番号（no） | 188 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |