| 講演名 | 2011-03-03 多重並列グループ署名の低消費電力回路アーキテクチャ(アーキテクチャ設計1,システムオンシリコンを支える設計技術) 森岡 澄夫, 古川 潤, 佐古 和恵, |
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| 抄録(和) | データセンタ等におけるユーザ認証や機器認証において,ユーザIDを特定せず認証が可能なグループ署名(匿名認証)を用い,プライバシとセキュリティを両立させる方式が検討されている.データセンタ等では同時に多数の認証要求を受けるが,グループ署名処理には高速CPUでも0.1秒～1秒程度とやや時間がかかるため,要求を並列処理しなければ応答時間(TAT)が著しく悪化する.しかしN個の認証要求を同時処理するためにN個の署名処理回路を並べると,回路の平均動作率が良くないため,スタティック電力の比率が高い昨今のLSIで特に消費電力が不利となる.今回,FPGA実機による消費電力測定も含め,多重並列グループ署名回路の低電力アーキテクチャを検討した.異なる認証処理間で演算ユニットを可能な限り共有して平均動作率を上げるとともに,総消費電力の低い演算ユニットを用いるようにした結果,最悪応答時間をほとんど悪化させないまま,単純な並列化に対して消費電力を30～50%(ないしそれ以上)削減可能との評価結果を得た. |
| 抄録(英) | We've investigated architecture of H/W accelerators for parallel group signature computation, which will be used in data centers in order to process multiple number of authentication requests simultaneously. If the accelerator is constructed by simply arranging single-signature circuits, the total power consumption can be large because a lot of arithmetic units waste power in the suspended state. In this paper, we incorporated a H/W architecture where arithmetic units are shared between different request-processing and low-power arithmetic units are also used. Our evaluation results show that 30-50 percent reduction of total power consumption is possible, as compared to the simple parallel architecture, without degrading TAT. |
| キーワード(和) | 匿名認証 / グループ署名 / 回路アーキテクチャ / 並列処理 / アクセラレータ / 低消費電力化 / ESL |
| キーワード(英) | anonymous authentication / group signature / H/W Architecture / parallel processing / accelerator / low-power design / ESL |
| 資料番号 | VLD2010-128 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2011/2/23(から1日開催) |
| 開催地（和） | |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | 多重並列グループ署名の低消費電力回路アーキテクチャ(アーキテクチャ設計1,システムオンシリコンを支える設計技術) |
| サブタイトル（和） | |
| タイトル（英） | A Low-power Hardware Architecture for Parallel Group Signature Computation |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 匿名認証 / anonymous authentication |
| キーワード(2)（和/英） | グループ署名 / group signature |
| キーワード(3)（和/英） | 回路アーキテクチャ / H/W Architecture |
| キーワード(4)（和/英） | 並列処理 / parallel processing |
| キーワード(5)（和/英） | アクセラレータ / accelerator |
| キーワード(6)（和/英） | 低消費電力化 / low-power design |
| キーワード(7)（和/英） | ESL / ESL |
| 第 1 著者 氏名（和/英） | 森岡 澄夫 / Sumio MORIOKA |
| 第 1 著者 所属（和/英） | 日本電気システムIPコア研究所 System IP Core Research Labs, NEC Corporation |
| 第 2 著者 氏名（和/英） | 古川 潤 / Jun FURUKAWA |
| 第 2 著者 所属（和/英） | 日本電気情報・メディアプロセッシング研究所 Information and Media Processing Research Labs, NEC Corporation |
| 第 3 著者 氏名（和/英） | 佐古 和恵 / Kazue SAKO |
| 第 3 著者 所属（和/英） | 日本電気情報・メディアプロセッシング研究所 Information and Media Processing Research Labs, NEC Corporation |
| 発表年月日 | 2011-03-03 |
| 資料番号 | VLD2010-128 |
| 巻番号（vol） | vol.110 |
| 号番号（no） | 432 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
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