| 講演名 | 2011-03-03 Split-output Latchを用いたSemi-static TSPC DFFの提案と評価(論理設計1,システムオンシリコンを支える設計技術) 中林 智之, 佐々木 敬泰, 大野 和彦, 近藤 利夫, |
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| 抄録(和) | DFFはスタンダードセル部における占有面積,消費電力が大きく,その高性能化はチップ全体の性能に大きく貢献する.TSPC(True-single-phase clocking)を実現したセミスティック構成の回路として,高性能セミスタティックTSPC DFFが提案されている.このDFFは従来のスタティックDFFと比較して大幅な性能向上を得られるが,NMOSトランジスタとPMOSトランジスタの数が異なるため,集積度を落とさずにレイアウトすることが困難という問題がある.本稿では,高性能セミスタティックTSPC DFFの問題点を解決する回路構成として,マスターラッチにSplit-output Latchを用いることでNMOSトランジスタとPMOSトランジスタの数を均等化しレイアウト効率を高める回路構成を2手法,すなわち,1)動作速度重視の回路構成と2)電力重視の回路構成を提案する.提案手法を0.18μm CMOSプロセスで設計し評価を行った結果,1)の速度重視の構成では,従来のDFFと比較して同等の電力で動作速度が5%向上できることが明らかとなった.また,2)の電力重視の構成では,動作速度は従来のDFFと同等であるが,消費電力を25%削減可能であることが明らかとなった. |
| 抄録(英) | DFFs play important roles in the CMOS circuits because the performance of DFFs significantly affects the area and the power consumption of VLSI chips. In this paper, two types of Semi-static TSPC (True-single-phase clocking) DFFs using Split-output Latch suitable for standard cell based design are proposed. One is DSSTSPC DFF (Double Split-output Semi-static TSPC DFF), which achieves 5% less delay than conventional DFF. The other is SSSTSPC DFF (Single Split-output Semi-static TSPC DFF), which achieves 31% less area and 25% less power consumption than conventional DFF with 0.18μm CMOS technology. |
| キーワード(和) | フリップフロップ / セミスタティック / True-single-phase clocking回路 / 低電力 |
| キーワード(英) | flip-flop / semi-static / true-single-phase clock circuit / low energy |
| 資料番号 | VLD2010-125 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2011/2/23(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | Split-output Latchを用いたSemi-static TSPC DFFの提案と評価(論理設計1,システムオンシリコンを支える設計技術) |
| サブタイトル（和） | |
| タイトル（英） | Semi-static TSPC DFF Using Split-output Latch |
| サブタイトル（和） | |
| キーワード(1)（和/英） | フリップフロップ / flip-flop |
| キーワード(2)（和/英） | セミスタティック / semi-static |
| キーワード(3)（和/英） | True-single-phase clocking回路 / true-single-phase clock circuit |
| キーワード(4)（和/英） | 低電力 / low energy |
| 第 1 著者 氏名（和/英） | 中林 智之 / Tomoyuki NAKABAYASHI |
| 第 1 著者 所属（和/英） | 三重大学大学院工学研究科 Graduate School of Engineering, Mie University |
| 第 2 著者 氏名（和/英） | 佐々木 敬泰 / Takahiro SASAKI |
| 第 2 著者 所属（和/英） | 三重大学大学院工学研究科 Graduate School of Engineering, Mie University |
| 第 3 著者 氏名（和/英） | 大野 和彦 / Kazuhiko OHNO |
| 第 3 著者 所属（和/英） | 三重大学大学院工学研究科 Graduate School of Engineering, Mie University |
| 第 4 著者 氏名（和/英） | 近藤 利夫 / Toshio KONDO |
| 第 4 著者 所属（和/英） | 三重大学大学院工学研究科 Graduate School of Engineering, Mie University |
| 発表年月日 | 2011-03-03 |
| 資料番号 | VLD2010-125 |
| 巻番号（vol） | vol.110 |
| 号番号（no） | 432 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |