| 講演名 | 2011-02-07 ロバストLow-k(k～2.5)配線の開発指針とインテグレーションによる性能検証(配線・実装技術と関連材料技術) 井上 尚也, 植木 誠, 山本 博規, 久米 一平, 川原 潤, 井口 学, 本多 広一, 堀越 賢剛, 林 喜宏, |
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| 抄録(和) | LSI配線における層間絶縁膜の誘電率(k値)低減が、遅延やタイミングマージンなどのLSI性能に及ぼす影響を、40nmノード、200万ゲート、7層配線LSIのネットリストを活用して定量的に評価した。第2層配線(M2)～第5層配線(M5)の総延長が他の層と比較して長いため、これらの配線層における層間絶縁膜のk値を低減する効果が大きい。M2～M5のk値を3.0から2.5に低減することで、全配線容量が11%低減し、伝播遅延が8.4%低減することが明らかとなった。配線容量低減により、信号伝播におけるセットアップ/ホールドマージンが改善することも確認した。また、k=2.5の層間絶縁膜材料として用いるポーラスSiOCH膜として、炭素組成が高い材料を選択することで、配線インテグレーションプロセス中にk値が上昇するダメージに対する耐性が向上した。結果として、同等のk値を示す低炭素組成の膜の場合より、インテグレーション後の配線容量を7%低く抑えることができた。さらに、low-k配線で課題とされるPbフリーバンプを用いたフリップチップパッケージの耐性も確保できることを確認した。 |
| 抄録(英) | Impacts of k-value reduction on LSI performances are clarified quantitatively using 2M-gate net-list. Reduction in k-value from 3.0 to 2.5 for M2-M5 interconnect layers achieves 11%-drop in interconnect parasitic capacitance (C_ |
| キーワード(和) | LSI / 配線 / low-k / 容量 / 遅延 / ダメージ / 実装 |
| キーワード(英) | LSI / interconnect / low-k / capacitance / delay / damage / package |
| 資料番号 | SDM2010-217 |
| 発行日 |
| 研究会情報 | |
| 研究会 | SDM |
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| 開催期間 | 2011/1/31(から1日開催) |
| 開催地（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Silicon Device and Materials (SDM) |
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| 本文の言語 | JPN |
| タイトル（和） | ロバストLow-k(k～2.5)配線の開発指針とインテグレーションによる性能検証(配線・実装技術と関連材料技術) |
| サブタイトル（和） | |
| タイトル（英） | Path-finding for Integration of Robust Low-k (k～2.5) SiOCH in System LSI |
| サブタイトル（和） | |
| キーワード(1)（和/英） | LSI / LSI |
| キーワード(2)（和/英） | 配線 / interconnect |
| キーワード(3)（和/英） | low-k / low-k |
| キーワード(4)（和/英） | 容量 / capacitance |
| キーワード(5)（和/英） | 遅延 / delay |
| キーワード(6)（和/英） | ダメージ / damage |
| キーワード(7)（和/英） | 実装 / package |
| 第 1 著者 氏名（和/英） | 井上 尚也 / Naoya INOUE |
| 第 1 著者 所属（和/英） | ルネサスエレクトロニクス先行研究統括部 LSI Research Lab., Device & Analysis Tech. Div., Packaging & Test Tech. Div, and Platform Integration Div., Renesas Electronics Corporatio |
| 第 2 著者 氏名（和/英） | 植木 誠 / Makoto UEKI |
| 第 2 著者 所属（和/英） | ルネサスエレクトロニクス先行研究統括部 LSI Research Lab., Device & Analysis Tech. Div., Packaging & Test Tech. Div, and Platform Integration Div., Renesas Electronics Corporatio |
| 第 3 著者 氏名（和/英） | 山本 博規 / Hironori YAMAMOTO |
| 第 3 著者 所属（和/英） | ルネサスエレクトロニクス先行研究統括部 LSI Research Lab., Device & Analysis Tech. Div., Packaging & Test Tech. Div, and Platform Integration Div., Renesas Electronics Corporatio |
| 第 4 著者 氏名（和/英） | 久米 一平 / Ippei KUME |
| 第 4 著者 所属（和/英） | ルネサスエレクトロニクス先行研究統括部 LSI Research Lab., Device & Analysis Tech. Div., Packaging & Test Tech. Div, and Platform Integration Div., Renesas Electronics Corporatio |
| 第 5 著者 氏名（和/英） | 川原 潤 / Jun KAWAHARA |
| 第 5 著者 所属（和/英） | ルネサスエレクトロニクス先行研究統括部 LSI Research Lab., Device & Analysis Tech. Div., Packaging & Test Tech. Div, and Platform Integration Div., Renesas Electronics Corporatio |
| 第 6 著者 氏名（和/英） | 井口 学 / Manabu IGUCHI |
| 第 6 著者 所属（和/英） | ルネサスエレクトロニクスデバイス・解析技術統括部 LSI Research Lab., Device & Analysis Tech. Div., Packaging & Test Tech. Div, and Platform Integration Div., Renesas Electronics Corporatio |
| 第 7 著者 氏名（和/英） | 本多 広一 / Hirokazu HONDA |
| 第 7 著者 所属（和/英） | ルネサスエレクトロニクス実装・テスト技術統括部 LSI Research Lab., Device & Analysis Tech. Div., Packaging & Test Tech. Div, and Platform Integration Div., Renesas Electronics Corporatio |
| 第 8 著者 氏名（和/英） | 堀越 賢剛 / Yoshitaka HORIKOSHI |
| 第 8 著者 所属（和/英） | ルネサスエレクトロニクスプラットフォームインテグレーション統括部 LSI Research Lab., Device & Analysis Tech. Div., Packaging & Test Tech. Div, and Platform Integration Div., Renesas Electronics Corporatio |
| 第 9 著者 氏名（和/英） | 林 喜宏 / Yoshihiro HAYASHI |
| 第 9 著者 所属（和/英） | ルネサスエレクトロニクス先行研究統括部 LSI Research Lab., Device & Analysis Tech. Div., Packaging & Test Tech. Div, and Platform Integration Div., Renesas Electronics Corporatio |
| 発表年月日 | 2011-02-07 |
| 資料番号 | SDM2010-217 |
| 巻番号（vol） | vol.110 |
| 号番号（no） | 408 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
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