| 講演名 | 2011-01-17 高位合成における可変スケジューリングの近似手法(VLSI設計技術,FPGA応用及び一般) 曽根 康介, 石浦 菜岐佐, |
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| 抄録(和) | 本稿では,高位合成における可変スケジューリングの近似手法を提案する.オペランドの値に依存して実行サイクル数が変動する演算がある場合,従来の固定的なスケジューリングでは無駄な待ちが生じる.これに対し,可変スケジューリングは,演算器の完了信号を基に各演算の実行タイミングを動的に変更することにより,効率的なスケジューリングを可能とする.しかし,可変スケジューリングの結果は,起こり得る全ての制御ステップから成る状態遷移グラフとして表現され,その状態数が膨大なものとなることがあるため,合成される回路の規模や性能が損なわれる恐れがあった.本稿では,可変スケジューリングにおいて平均サイクル数を犠牲にして回路規模および遅延の増加を抑制する近似手法として,平均サイクル数の短縮効果に着目した方法と,状態独立なバインディングに基づく方法を提案する.評価実験を行った結果,従来の可変スケジューリングと比較して平均サイクル数は増加するが,回路規模の指標となるLUT数と遅延を削減することができた. |
| 抄録(英) | This article presents approximated variable scheduling methods for high-level synthesis. In the presence of indefinite cycle operations, which complete their tasks in different cycles depending on the values of their operands, conventional static scheduling often results in inefficient execution. Variable scheduling enables efficient computation by adjusting the execution steps of each operation dynamically based on the completion signal from the functional unit. However, the size of the state transition graphs, which are the results of variable scheduling, often grow so large that the area and the delay of the synthesized circuits may not be acceptable. For the purpose of relaxing this problem, we propose two approximate methods which curve the area and the delay of the synthesized circuits at the cost of the average execution cycles in variable scheduling. The first method is based on deletion of the states that do not contribute to the reduction of the execution cycles. The second one is based on state independent binding of operations to functional units, which reduces both the state transition graph size and the datapath complexity. Experimental results show that the size and the delay of the circuits are reduced as compared with the conventional variable scheduling, although the average number of execution cycles is increased. |
| キーワード(和) | 高位合成 / 不定サイクル演算 / 可変スケジューリング / 近似計算法 |
| キーワード(英) | high-level synthesis / indefinite cycle operation / variable scheduling / approximate method |
| 資料番号 | VLD2010-90,CPSY2010-45,RECONF2010-59 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2011/1/10(から1日開催) |
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| 委員長氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | 高位合成における可変スケジューリングの近似手法(VLSI設計技術,FPGA応用及び一般) |
| サブタイトル（和） | |
| タイトル（英） | Approximated Variable Scheduling for High-Level Synthesis |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 高位合成 / high-level synthesis |
| キーワード(2)（和/英） | 不定サイクル演算 / indefinite cycle operation |
| キーワード(3)（和/英） | 可変スケジューリング / variable scheduling |
| キーワード(4)（和/英） | 近似計算法 / approximate method |
| 第 1 著者 氏名（和/英） | 曽根 康介 / Kousuke SONE |
| 第 1 著者 所属（和/英） | 関西学院大学理工学部 School of Science and Technology, Kwansei Gakuin University |
| 第 2 著者 氏名（和/英） | 石浦 菜岐佐 / Nagisa ISHIURA |
| 第 2 著者 所属（和/英） | 関西学院大学理工学部 School of Science and Technology, Kwansei Gakuin University |
| 発表年月日 | 2011-01-17 |
| 資料番号 | VLD2010-90,CPSY2010-45,RECONF2010-59 |
| 巻番号（vol） | vol.110 |
| 号番号（no） | 360 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |