| 講演名 | 2010-12-17 低エラーのLUTによる打切り乗算器の設計(学生・若手研究会) , 範 公可, |
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| 抄録(和) | 打切り乗算器を用いることで信号処理システムにおける乗算器の電力及面積を低減することができる。LUTによる打切り方法を用いて小面積かつ低エラーの8×8固定幅の打ち切り乗算器を提案する。 |
| 抄録(英) | Truncated multiplication is an efficient method to reduce area and power consumption of multipliers in signal processing systems. In this paper, we present a low area and low error 8 × 8 fixed width multiplier using LUT-based truncated method. The simulation and implementation results in FPGA hardware and Synopsys Design Compiler tool show that the proposed architecture outperforms the array and traditional truncated multipliers in both area efficiency and average error. |
| キーワード(和) | LUT / 打切り乗算器 / 小面積 / FPGA |
| キーワード(英) | LUT-based computation / truncated multiplier / low area digital hardware / FPGA |
| 資料番号 | ICD2010-126 |
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| 研究会情報 | |
| 研究会 | ICD |
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| 開催期間 | 2010/12/9(から1日開催) |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
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| 本文の言語 | ENG |
| タイトル（和） | 低エラーのLUTによる打切り乗算器の設計(学生・若手研究会) |
| サブタイトル（和） | |
| タイトル（英） | Design of a Low Error LUT-based Truncated Multiplier |
| サブタイトル（和） | |
| キーワード(1)（和/英） | LUT / LUT-based computation |
| キーワード(2)（和/英） | 打切り乗算器 / truncated multiplier |
| キーワード(3)（和/英） | 小面積 / low area digital hardware |
| キーワード(4)（和/英） | FPGA / FPGA |
| 第 1 著者 氏名（和/英） | / Van-Phuc HOANG |
| 第 1 著者 所属（和/英） | 電気通信大学電子工学部 Department of Electronics Engineering, University of Electro-Communication |
| 第 2 著者 氏名（和/英） | 範 公可 / Cong-Kha PHAM |
| 第 2 著者 所属（和/英） | 電気通信大学電子工学部 Department of Electronics Engineering, University of Electro-Communication |
| 発表年月日 | 2010-12-17 |
| 資料番号 | ICD2010-126 |
| 巻番号（vol） | vol.110 |
| 号番号（no） | 344 |
| ページ範囲 | pp.- |
| ページ数 | 4 |
| 発行日 | |