| 講演名 | 2010-12-17 3次元積層型乗算器の回路分割手法に関する研究(学生・若手研究会) 坂井 一仁, 多田 十兵衛, 江川 隆輔, 小林 広明, 後藤 源助, |
|---|---|
| PDFダウンロードページ |  PDFダウンロードページへ |
| 抄録(和) | 近年,LSIの更なる性能向上の手段として3次元積層技術が注目されている.演算回路を3次元実装する場合,回路をいくつかのサブ回路に分割し,それらを積層する必要がある.このときの演算回路の分割手法によって演算回路の性能は大きく異なるため,演算回路毎に最適な分割手法の検討が必要となる.本研究では,可能な限り垂直配線の本数を抑制することで性能向上が得られる分割手法を提案する.演算回路として乗算器を取り上げ,従来の分割手法と提案手法での回路の最大遅延への効果を評価する.シミュレーションによる評価の結果,提案手法では従来の乗算器に比べ最大20%の高速化を達成した. |
| 抄録(英) | Three-dimensional(3-D) integration technologies attract a lot of attention to further enhance the performance of the LSI. To implement 3-D stacked arithmetic units, appropriate circuit partitioning strategies should be applied to exploit the potential of 3-D integration technologies. In this paper, we propose a circuit partitioning technology, which can improve the performance of arithmetic units with small overheads of vertical interconnects. To clarify the effectiveness of the proposed partitioning strategy, 3-D stacked parallel multipliers are designed and evaluated. The multipliers designed by the proposed circuit partitioning strategy achieve a 20% delay reduction compared to multipliers that is designed based on conventional 2-D implementations. |
| キーワード(和) | 3次元積層技術 / 乗算器 |
| キーワード(英) | 3-D integration / multiplier |
| 資料番号 | ICD2010-125 |
| 発行日 |
| 研究会情報 | |
| 研究会 | ICD |
|---|---|
| 開催期間 | 2010/12/9(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
| 委員長氏名（英） | |
| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
|---|---|
| 本文の言語 | JPN |
| タイトル（和） | 3次元積層型乗算器の回路分割手法に関する研究(学生・若手研究会) |
| サブタイトル（和） | |
| タイトル（英） | A Circuit Partitioning Strategy for 3-D Integrated Multipliers |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 3次元積層技術 / 3-D integration |
| キーワード(2)（和/英） | 乗算器 / multiplier |
| 第 1 著者 氏名（和/英） | 坂井 一仁 / Kazuhito Sakai |
| 第 1 著者 所属（和/英） | 山形大学理工学研究科 Graduate School of Science and Engineering, Yamagata University |
| 第 2 著者 氏名（和/英） | 多田 十兵衛 / Jubee Tada |
| 第 2 著者 所属（和/英） | 山形大学理工学研究科 Graduate School of Science and Engineering, Yamagata University |
| 第 3 著者 氏名（和/英） | 江川 隆輔 / Ryusuke Egawa |
| 第 3 著者 所属（和/英） | 東北大学サイバーサイエンスセンター:JST CREST Cyberscience Center, Tohoku University:JST CREST |
| 第 4 著者 氏名（和/英） | 小林 広明 / Hiroaki Kobayashi |
| 第 4 著者 所属（和/英） | 東北大学サイバーサイエンスセンター Cyberscience Center, Tohoku University |
| 第 5 著者 氏名（和/英） | 後藤 源助 / Gensuke Goto |
| 第 5 著者 所属（和/英） | 山形大学理工学研究科 Graduate School of Science and Engineering, Yamagata University |
| 発表年月日 | 2010-12-17 |
| 資料番号 | ICD2010-125 |
| 巻番号（vol） | vol.110 |
| 号番号（no） | 344 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |