| 講演名 | 2011-01-21 マルチプルアライメントによるヘテロジニアスマルチコアプロセッサでのブロックマッチング高速化(マルチコア,集積回路とアーキテクチャの協創～3次元集積回路技術とアーキテクチャ～) 平松 義崇, ウィシディスーリヤ ハシタ ムトゥマラ, 張山 昌論, 野尻 徹, 内山 邦男, |
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| 抄録(和) | ヘテロジニアスマルチコアプロセッサでは,異なるコア間のデータ転送とアクセラレータ内にある演算器へのデータ供給が大きな問題になる.演算器へのデータ供給の問題に対しては複雑なメモリアロケーションを用いることで高速化可能であるが,コア間で線形転送やストライド転送によるデータ転送が使えず,データ転送を高速化できない問題があった.本論文では,データ転送と演算処理それぞれにおいてアライメントすることで,複雑なメモリアロケーションに対してもデータ転送を高速化する手法を提案する.ブロックマッチングによる検証の結果,提案手法は複雑なメモリアロケーションのみを用いる従来手法と比較してデータ転送時間を42%低減し,提案手法の有効性を確認した. |
| 抄録(英) | The large data-transfer time among different cores and data-supply time to arithmetic unit is a big problem in heterogeneous multi-core processors. To reduce the data-supply time, an efficient method based on complex memory allocation was proposed. However, the data-transfer-modules cannot be used to accelerate the data transfer since the method does not use linear or stride data transfers. This paper presents a method by alignment in the data transfer and arithmetic processing respectively so that we can accelerate the data transfers exploiting data-transfer-units together with complex memory allocation. We use block matching to evaluate our technique. The proposed method reduces the data-transfer time by 42% compared to the method that use only complex memory allocation. |
| キーワード(和) | ブロックマッチング / ヘテロジニアスマルチコア / 動的再構成 / データ転送 / アクセラレータ |
| キーワード(英) | block matching / heterogeneous multi-core / dynamically reconfigurable processor / data transfer / accelerator |
| 資料番号 | ICD2010-136 |
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| 研究会情報 | |
| 研究会 | ICD |
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| 開催期間 | 2011/1/13(から1日開催) |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
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| 本文の言語 | JPN |
| タイトル（和） | マルチプルアライメントによるヘテロジニアスマルチコアプロセッサでのブロックマッチング高速化(マルチコア,集積回路とアーキテクチャの協創～3次元集積回路技術とアーキテクチャ～) |
| サブタイトル（和） | |
| タイトル（英） | Acceleration of Block Matching by using Multiple Alignments on Heterogeneous Multi-Core Processor |
| サブタイトル（和） | |
| キーワード(1)（和/英） | ブロックマッチング / block matching |
| キーワード(2)（和/英） | ヘテロジニアスマルチコア / heterogeneous multi-core |
| キーワード(3)（和/英） | 動的再構成 / dynamically reconfigurable processor |
| キーワード(4)（和/英） | データ転送 / data transfer |
| キーワード(5)（和/英） | アクセラレータ / accelerator |
| 第 1 著者 氏名（和/英） | 平松 義崇 / Yoshitaka Hiramatsu |
| 第 1 著者 所属（和/英） | 株式会社日立製作所中央研究所 Hitachi, Ltd., Central Research Laboratory |
| 第 2 著者 氏名（和/英） | ウィシディスーリヤ ハシタ ムトゥマラ / Hasitha Muthumala Waidyasooriya |
| 第 2 著者 所属（和/英） | 東北大学大学院 Tohoku University |
| 第 3 著者 氏名（和/英） | 張山 昌論 / Masanori Hariyama |
| 第 3 著者 所属（和/英） | 東北大学大学院 Tohoku University |
| 第 4 著者 氏名（和/英） | 野尻 徹 / Tohru Nojiri |
| 第 4 著者 所属（和/英） | 株式会社日立製作所中央研究所 Hitachi, Ltd., Central Research Laboratory |
| 第 5 著者 氏名（和/英） | 内山 邦男 / Kunio Uchiyama |
| 第 5 著者 所属（和/英） | 株式会社日立製作所中央研究所 Hitachi, Ltd., Central Research Laboratory |
| 発表年月日 | 2011-01-21 |
| 資料番号 | ICD2010-136 |
| 巻番号（vol） | vol.110 |
| 号番号（no） | 380 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |