| 講演名 | 2010-11-30 FIFOをキャッシュ置換ポリシとする正確なキャッシュ構成シミュレーションの高速化(プロセッサ設計,デザインガイア2010-VLSI設計の新しい大地-) 多和田 雅師, 柳澤 政生, 大附 辰夫, 戸川 望, |
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| 抄録(和) | 一般にプロセッサのキャッシュ構成はセット数,ブロックサイズ,連想度のパラメータが存在する.組込みシステムでは対象とするアプリケーションが限定されているため,そのキャッシュ構成を最適化することができる.対象アプリケーションに対しキャッシュ置換ポリシとしてLRUを仮定し,これら3つのキャッシュパラメータを変化させたときのキャッシュヒット/ミス数を正確に,かつきわめて高速にシミュレーションする手法としてCRCB 手法が提案されている.ところが多くのキャッシュは,キャッシュハードウェアのオーバヘッド削減のためより簡易なキャッシュ置換ポリシとしてFIFOを持つ.本稿では組込みアプリケーションを対象にFIFOをキャッシュ置換ポリシを持つキャッシュ構成シミュレーションの高速化アルゴリズムを提案する.FIFOに対し,キャッシュの性質を利用することで,連想度が異なる複数のキャッシュ構成を一括してシミュレーションしヒット/ミスを判定する手法を提案する.計算機実験の結果,従来のFIFOを対象とするキャッシュ構成シミュレータに対し平均18%高速に,複数のキャッシュ構成のヒット/ミス数を正確に判定できた. |
| 抄録(英) | The number of sets, block size and associativity determine processor's cache configuration. Particularly in embedded systems, cache configuration can be optimized due to the limitation of target applications. For LRU cache replacement policy, Recently, the CRCB approach has been proposed for LRU-based cache configuration simulation, that can calculate cache hit/miss rate accurately and very fast changing the three parameters described above. However many recent processors use FIFO-based caches instead of LRU-based caches. In this paper, we propose a faster cache configuration simulation method for embedded applications that uses FIFO as a cache replacement policy. We first prove several properties for FIFO-based caches and then we propose a simulation method that can process two or more FIFO-based cache configurations with different cache associativity simultaneously. Experimental results show that our proposed method can obtain accurate cache hits/misses and an average of 18% faster than the conventional simulators. |
| キーワード(和) | |
| キーワード(英) | |
| 資料番号 | VLD2010-64,DC2010-31 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2010/11/22(から1日開催) |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | FIFOをキャッシュ置換ポリシとする正確なキャッシュ構成シミュレーションの高速化(プロセッサ設計,デザインガイア2010-VLSI設計の新しい大地-) |
| サブタイトル（和） | |
| タイトル（英） | Speeding-up Exact and Fast L1 Cache Configuration Simulation based on FIFO Replacement Policy |
| サブタイトル（和） | |
| キーワード(1)（和/英） | |
| 第 1 著者 氏名（和/英） | 多和田 雅師 / Masashi TAWADA |
| 第 1 著者 所属（和/英） | 早稲田大学大学院基幹理工学研究科情報理工学専攻 Dept. of Computer Science and Engineering, Waseda University |
| 第 2 著者 氏名（和/英） | 柳澤 政生 / Masao YANAGISAWA |
| 第 2 著者 所属（和/英） | 早稲田大学大学院基幹理工学研究科電子光システム学専攻 Dept. of Electronic and Photonic Systems, Waseda University |
| 第 3 著者 氏名（和/英） | 大附 辰夫 / Tatsuo OHTSUKI |
| 第 3 著者 所属（和/英） | 早稲田大学大学院基幹理工学研究科情報理工学専攻 Dept. of Computer Science and Engineering, Waseda University |
| 第 4 著者 氏名（和/英） | 戸川 望 / Nozomu TOGAWA |
| 第 4 著者 所属（和/英） | 早稲田大学大学院基幹理工学研究科情報理工学専攻 Dept. of Computer Science and Engineering, Waseda University |
| 発表年月日 | 2010-11-30 |
| 資料番号 | VLD2010-64,DC2010-31 |
| 巻番号（vol） | vol.110 |
| 号番号（no） | 316 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |