| 講演名 | 2010-11-30 ビアプログラマブルストラクチャードASIC・VPEXの新アーキテクチャ提案と性能評価(ドライバ回路と新アーキテクチャ,デザインガイア2010-VLSI設計の新しい大地-) 堀 遼平, 北森 達也, 上岡 泰輔, 吉川 雅弥, 藤野 毅, |
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| 抄録(和) | マスクコスト等を含む初期開発費の増大しているシステムLSIの低コスト化のために,数層のマスクで論理をカスタマイズできるストラクチャードASICが検討されている.我々はビア2層(第1,第3ビア)で論理を変更できるビアプログラマブルストラクチャードASIC・VPEXを開発してきた.今までに,LUTやSOPを基本論理素子として用いたストラクチャードASICと比較して,面積遅延積が小さく,消費電力は1/2以下であるが,スタンダードセルベースの通常回路と比較すると約4倍程度の面積になるという報告をしてきた.本論文ではVPEXの改良案として,ビア3層(第1, 2, 3ビア)で論理を変更する新しいアーキテクチャを提案する.第2ビア層をプログラムレイアに追加したことにより,基本論理素子のレイアウト自由度が高くなり,基本論理素子面積を約40%に削減し,さらに構成可能な3入力論理素子種類を増加させることができた.この新しいVPEXで,いくつかのベンチマーク回路の面積を評価した結果,スタンダードセルベースの回路と比較して,約2倍以下の面積で回路を構成できることが明らかになった. |
| 抄録(英) | The Via Programmable Structured ASIC (VPSA), has been studied in order to reduce the NRE cost including photo-mask cost. We have been developed VPEX architecture which can be customized by two via layers (via-1 and third via-3). Until now, we had demonstrated that VPEX shows smaller AD (Area and Delay) product, and 50% less power compared to other VPSA architectures using LUT or SOP as a Logic element (LE). However, the circuit area of VPEX is four times as large as that of standard cell base ASIC. In this paper, we propose an improved VPEX architecture which can be customized by three via layers (via-1, 2, 3). The flexibility of LE layout can be increased by adding via-2 as a programmable layer, hence, the LE area is reduced to about 40% and the number of configurable logic functions is increased. The area penalty of logic area configured by new VPEX architecture is about two times as large as that of standard cell base ASIC, after the area evaluation results using some benchmark circuits. |
| キーワード(和) | ストラクチャードASIC / ビアプログラマブル / Exclusive-OR |
| キーワード(英) | structured ASIC / Via Programmable / Exclusive-OR |
| 資料番号 | CPM2010-132,ICD2010-91 |
| 発行日 |
| 研究会情報 | |
| 研究会 | ICD |
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| 開催期間 | 2010/11/22(から1日開催) |
| 開催地（和） | |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
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| 本文の言語 | JPN |
| タイトル（和） | ビアプログラマブルストラクチャードASIC・VPEXの新アーキテクチャ提案と性能評価(ドライバ回路と新アーキテクチャ,デザインガイア2010-VLSI設計の新しい大地-) |
| サブタイトル（和） | |
| タイトル（英） | Improvement and Evaluation of via programmable structured ASIC VPEX |
| サブタイトル（和） | |
| キーワード(1)（和/英） | ストラクチャードASIC / structured ASIC |
| キーワード(2)（和/英） | ビアプログラマブル / Via Programmable |
| キーワード(3)（和/英） | Exclusive-OR / Exclusive-OR |
| 第 1 著者 氏名（和/英） | 堀 遼平 / Ryouhei Hori |
| 第 1 著者 所属（和/英） | 立命館大学理工学研究科 Graduate school of Science Engineering, Ritsumeikan University |
| 第 2 著者 氏名（和/英） | 北森 達也 / Tatsuya Kitamori |
| 第 2 著者 所属（和/英） | 立命館大学理工学研究科 Graduate school of Science Engineering, Ritsumeikan University |
| 第 3 著者 氏名（和/英） | 上岡 泰輔 / Taisuke Ueoka |
| 第 3 著者 所属（和/英） | 立命館大学理工学部 Faculty of Science and Engineering, Ritsumeikan University |
| 第 4 著者 氏名（和/英） | 吉川 雅弥 / Masaya Yosikawa |
| 第 4 著者 所属（和/英） | 名城大学理工学部 Faculty of Science and Engineering, Meijou University |
| 第 5 著者 氏名（和/英） | 藤野 毅 / Takeshi Fujino |
| 第 5 著者 所属（和/英） | 立命館大学理工学部 Faculty of Science and Engineering, Ritsumeikan University |
| 発表年月日 | 2010-11-30 |
| 資料番号 | CPM2010-132,ICD2010-91 |
| 巻番号（vol） | vol.110 |
| 号番号（no） | 315 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
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