| 講演名 | 2010/11/23 An FPGA Implementation of CRC Slicing-by-N algorithms , |
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| 抄録(和) | |
| 抄録(英) | Cyclic Redundancy Check (CRC) is an error detection scheme that detects corruption of digital content during data transmission, processing or storage. The process of calculating the CRC values of a large amounts of data is most computationally intensive process when processing a protocol. The proposed software solutions are not able to generate CRC values at a very high speed (10 Gbps or higher), due to the limitations of current speed of processors. This paper examines new computer architectures for accelerating the process of calculating CRC using programmable logic - FPGA. Our hardware implementation was based on a newly proposed "Slicing-by-N" CRC algorithms that are using multiple tables and reading 32, 64, 128 and 256 bits at a time. We examine achievable clock speed, throughput and area utilization. |
| キーワード(和) | |
| キーワード(英) | Cyclic Redundancy Check (CRC) / FPGA / VHDL / network processing / field programmable |
| 資料番号 | RECONF-2010-42 |
| 発行日 |
| 研究会情報 | |
| 研究会 | RECONF |
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| 開催期間 | 2010/11/23(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Reconfigurable Systems (RECONF) |
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| 本文の言語 | ENG |
| タイトル（和） | |
| サブタイトル（和） | |
| タイトル（英） | An FPGA Implementation of CRC Slicing-by-N algorithms |
| サブタイトル（和） | |
| キーワード(1)（和/英） | / Cyclic Redundancy Check (CRC) |
| 第 1 著者 氏名（和/英） | / Amila AKAGIC |
| 第 1 著者 所属（和/英） | Dept. of ICS, KEIO University |
| 発表年月日 | 2010/11/23 |
| 資料番号 | RECONF-2010-42 |
| 巻番号（vol） | vol.110 |
| 号番号（no） | 319 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |