| 講演名 | 2010-09-17 再構成回数削減による動的リコンフィギャラブルプロセッサの消費電力削減手法の提案(アーキテクチャ) 木村 優之, 弘中 和衛, 天野 英晴, |
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| 抄録(和) | 近年のモバイル機器の多機能化にともない,モバイル機器をはじめとした組み込みデバイスには高機能化,低消費電力化が求められるようになってきている.これを達成するためのーつの手段として動的リコンフィギャラブルプロセッサアレイが注目されている.動的リコンフィギャラブルプロセッサ上で動作するアプリケーションはC言語のような高水準言語を用いて記述する.これまでに多くのコンパイラの開発が行われてきたが,それらの多くは性能に焦点を当てており,消費電力に焦点を当てたコンパイラはこれまでに研究なされていない.そこで,本研究では,動的リコンフィギャラブルプロセッサ向けのコンパイラ用いて消費電力を削減するマッピングアルゴリズムを提案する.既存のマッピング手法に加えて,各Processing Elementの演算の種類,オペランド値の再構成回数を最小に抑えることにより,消費電力を削減することができる.この手法を本研究室で開発している動的リコンフィギャラブルプロセッサのプロトタイプチップであるMuCCRA-3に適用し,評価を行った.通常のマッピングアルゴリズムを適用して生成したアプリケーションとの消費電力の比較を行い,平均して10.6%の電力を削減することができた. |
| 抄録(英) | As mobile devices have many functions, these are required to be more performance and low-power computation. Dynamically Reconfigurable Processor Array(DRPA) is received an attention as a way to accomplish these requirements. Applications executed on DRPA is described by high-level programming languages such as C. Despite many compilers for DRPA developed in the past is focused on performance of execution, compiler focused to be low-power execution have not been researched. In this paper, we propose low-power orientetd mapping algorithm for DRPA compiler. Our algorithm can reduce power consumption by minimizing number of re-configuration. Start from existing mapping generated by normal compiler, our algorithm re-maps operations and operands to array of Processing Element not to be exchanged as possible. We evaluated our algorithm using prototype chip of DRPA MuCCRA-3, developed in our laboratory. Compared with normal mapping algorithm, our algorithm can reduce consuming power in 10.6%. |
| キーワード(和) | 動的リコンフィギャラブルシステム / コンパイラ / 低電力化 |
| キーワード(英) | Dynamically Reconfigurable System / Compiler / Low Power Design |
| 資料番号 | RECONF2010-35 |
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| 研究会情報 | |
| 研究会 | RECONF |
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| 開催期間 | 2010/9/9(から1日開催) |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Reconfigurable Systems (RECONF) |
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| 本文の言語 | JPN |
| タイトル（和） | 再構成回数削減による動的リコンフィギャラブルプロセッサの消費電力削減手法の提案(アーキテクチャ) |
| サブタイトル（和） | |
| タイトル（英） | Power reduction for Dynamically Reconfigurable Processor Array with reducing the number of reconfiguration |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 動的リコンフィギャラブルシステム / Dynamically Reconfigurable System |
| キーワード(2)（和/英） | コンパイラ / Compiler |
| キーワード(3)（和/英） | 低電力化 / Low Power Design |
| 第 1 著者 氏名（和/英） | 木村 優之 / Masayuki KIMURA |
| 第 1 著者 所属（和/英） | 慶應義塾大学理工学部 Faculty of science and Technology, Keio University |
| 第 2 著者 氏名（和/英） | 弘中 和衛 / Kazuei HIRONAKA |
| 第 2 著者 所属（和/英） | 慶應義塾大学理工学部 Faculty of science and Technology, Keio University |
| 第 3 著者 氏名（和/英） | 天野 英晴 / Hideharu AMANO |
| 第 3 著者 所属（和/英） | 慶應義塾大学理工学部 Faculty of science and Technology, Keio University |
| 発表年月日 | 2010-09-17 |
| 資料番号 | RECONF2010-35 |
| 巻番号（vol） | vol.110 |
| 号番号（no） | 204 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
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