| 講演名 | 2010-09-17 同期/非同期ハイブリッドアーキテクチャに基づく低消費電力FPGAの構成(デバイスアーキテクチャ) 石原 翔太, 土屋 亮人, 小松 与志也, 張山 昌輪, 亀山 充隆, |
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| 抄録(和) | 非同期式回路はクロックツリーによる消費電力がないため,低稼働率の部分回路において電力効率が良い.一方,同期式回路は非同期式回路と比べ構成が簡単であるため,高稼働率の部分回路において電力効率が良い.本稿では同期式回路と非同期回路それぞれの利点を活かし,それぞれの部分回路が稼働率に応じて同期式回路あるいは非同期式回路として動作できるハイブリッドFPGAを提案する.非同期式回路は同期式回路と比べハードウェア量が約二倍となるため,提案FPGAでは同じファンクショナルユニットがーつの非同期式四入力LUTとして動作するかあるいは二つの同期式四入力LUTとして動作するかを選択できるようにすることで,ハードウェア資源を最大限に活用する. |
| 抄録(英) | An asynchronous circuit is power-efficient for low-workload sub-circuits since there is no power consumption of the clock tree. On the other hand, a synchronous circuit is power-efficient for high-workload sub-circuits because of its simple hardware. Exploiting the advantages of the synchronous circuit and the asynchronous circuit, each sub-circuit of the proposed FPGA performs as either synchronous circuit or asynchronous circuit according to its workload. Since the hardware amount of the asynchronous circuit is about double that of the synchronous circuit, the major concern is designing the functional unit which is efficient for both asynchronous and synchronous circuits. In order to fully exploiting the hardware resources, in the proposed FPGA, a functional unit can be selected to perform as either a single asynchronous four-input LUT or two synchronous four-input LUTs. |
| キーワード(和) | FPGA / リコンフィギャラブルVLSI / 非同期アーキテクチャ / 四相二線方式 |
| キーワード(英) | FPGA / reconfigurable VLSI / asynchronous architecture / four-phase dual-rail encoding |
| 資料番号 | RECONF2010-33 |
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| 研究会情報 | |
| 研究会 | RECONF |
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| 開催期間 | 2010/9/9(から1日開催) |
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| テーマ（和） | |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Reconfigurable Systems (RECONF) |
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| 本文の言語 | JPN |
| タイトル（和） | 同期/非同期ハイブリッドアーキテクチャに基づく低消費電力FPGAの構成(デバイスアーキテクチャ) |
| サブタイトル（和） | |
| タイトル（英） | Structure of a Low-Power FPGA Based on Synchronous/Asynchronous Hybrid Architecture |
| サブタイトル（和） | |
| キーワード(1)（和/英） | FPGA / FPGA |
| キーワード(2)（和/英） | リコンフィギャラブルVLSI / reconfigurable VLSI |
| キーワード(3)（和/英） | 非同期アーキテクチャ / asynchronous architecture |
| キーワード(4)（和/英） | 四相二線方式 / four-phase dual-rail encoding |
| 第 1 著者 氏名（和/英） | 石原 翔太 / Shota ISHIHARA |
| 第 1 著者 所属（和/英） | 東北大学大学院情報科学研究科 Graduate School of Information Sciences, Tohoku University |
| 第 2 著者 氏名（和/英） | 土屋 亮人 / Ryoto TSUCHIYA |
| 第 2 著者 所属（和/英） | 東北大学大学院情報科学研究科 Graduate School of Information Sciences, Tohoku University |
| 第 3 著者 氏名（和/英） | 小松 与志也 / Yoshiya KOMATSU |
| 第 3 著者 所属（和/英） | 東北大学大学院情報科学研究科 Graduate School of Information Sciences, Tohoku University |
| 第 4 著者 氏名（和/英） | 張山 昌輪 / Masanori HARIYAMA |
| 第 4 著者 所属（和/英） | 東北大学大学院情報科学研究科 Graduate School of Information Sciences, Tohoku University |
| 第 5 著者 氏名（和/英） | 亀山 充隆 / Michitaka KAMEYAMA |
| 第 5 著者 所属（和/英） | 東北大学大学院情報科学研究科 Graduate School of Information Sciences, Tohoku University |
| 発表年月日 | 2010-09-17 |
| 資料番号 | RECONF2010-33 |
| 巻番号（vol） | vol.110 |
| 号番号（no） | 204 |
| ページ範囲 | pp.- |
| ページ数 | 5 |
| 発行日 | |