| 講演名 | 2010-09-16 MPLDアーキテクチャのための配置配線支援ツール(ツール) 峠本 謙, 川端 英之, 稲木 雅人, 谷川 一哉, 弘中 哲夫, 佐藤 正幸, 石黒 隆, 北村 俊明, |
|---|---|
| PDFダウンロードページ |  PDFダウンロードページへ |
| 抄録(和) | 短時間での部分再構成に対応することを目指した細粒度再構成型デバイスとしてMPLDが提案されている.MPLDは,一般的なFPGAと構成が異なり,配線要素としても論理要素としても使用可能なMLUTと呼ばれる基本要素のアレイとして構成されており,高い実装密度が期待されるアーキテクチャである.しかしながら,FPGAとの構成の違いのため,FPGA向けの配置配線アルゴリズムの直接的な適用は必ずしも簡単ではなく,結果としてMPLDアーキテクチャの詳細の検討も容易とは言えない状況である.これに対し本研究では,MPLD向けの回路マッピング手法,ひいてはデバイス設計を支援することを目的に,回路の可視化および手動編集機能を中心に据えた MPLD 用配置配線支援ツールを設計した.本ツールは,MPLDという枠組みに対して汎用的に対応できるよう配慮しつつ,見易さや操作性の高さを念頭において設計されている.検討された仕様に基づくプロトタイプを実装し,設計した機能の実現を確認した. |
| 抄録(英) | A rapidly and partially reconfigurable fine-grain programmable logic device, named MPLD, has been proposed. The MPLD architecture is organized as an array of basic elements called MLUTs. Because an MLUT can be used as a logic block or a wiring element, MPLD does not need any wiring facility, which might result higher circuit package density of MPLD chips, compared to ordinary FPGAs. However, because of the difference from FPGAs, known effective circuit mapping algorithms for FPGAs might not be easily applied for MPLDs. Consequently, architectural evaluation of MPLD has been also difficult to carry out. In order to alleviate the situation, we have designed a tool for supporting circuit mapping evaluation for MPLDs, which can also be seen as a supporting tool for evaluation of the MPLD architecture. The tool is basically a viewer with editing facility of circuits mapped onto MPLDs. The tool is designed to be applicable to any type of instance of MPLD architecture. The tool is carefully designed to be easy to browse and manipulate. The development of a prototype of the design confirmed the functionality of the tool to be appropriate for the purpose of the design. |
| キーワード(和) | FPGA / MPLD / EDA tool / GUI |
| キーワード(英) | FPGA / MPLD / EDA tool / GUI |
| 資料番号 | RECONF2010-27 |
| 発行日 |
| 研究会情報 | |
| 研究会 | RECONF |
|---|---|
| 開催期間 | 2010/9/9(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
| 委員長氏名（英） | |
| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Reconfigurable Systems (RECONF) |
|---|---|
| 本文の言語 | JPN |
| タイトル（和） | MPLDアーキテクチャのための配置配線支援ツール(ツール) |
| サブタイトル（和） | |
| タイトル（英） | Design and Implementation of a GUI Tool for Circuit Design on MPLDs |
| サブタイトル（和） | |
| キーワード(1)（和/英） | FPGA / FPGA |
| キーワード(2)（和/英） | MPLD / MPLD |
| キーワード(3)（和/英） | EDA tool / EDA tool |
| キーワード(4)（和/英） | GUI / GUI |
| 第 1 著者 氏名（和/英） | 峠本 謙 / Ken TAOMOTO |
| 第 1 著者 所属（和/英） | 広島市立大学大学院情報科学研究科情報工学専攻 Graduate School of Information Sciences, Hiroshima City University |
| 第 2 著者 氏名（和/英） | 川端 英之 / Hideyuki KAWABATA |
| 第 2 著者 所属（和/英） | 広島市立大学大学院情報科学研究科情報工学専攻 Graduate School of Information Sciences, Hiroshima City University |
| 第 3 著者 氏名（和/英） | 稲木 雅人 / Masato INAGI |
| 第 3 著者 所属（和/英） | 広島市立大学大学院情報科学研究科情報工学専攻 Graduate School of Information Sciences, Hiroshima City University |
| 第 4 著者 氏名（和/英） | 谷川 一哉 / Kazuya TANIGAWA |
| 第 4 著者 所属（和/英） | 広島市立大学大学院情報科学研究科情報工学専攻 Graduate School of Information Sciences, Hiroshima City University |
| 第 5 著者 氏名（和/英） | 弘中 哲夫 / Tetsu HIRONAKA |
| 第 5 著者 所属（和/英） | 広島市立大学大学院情報科学研究科情報工学専攻 Graduate School of Information Sciences, Hiroshima City University |
| 第 6 著者 氏名（和/英） | 佐藤 正幸 / Masayuki SATO |
| 第 6 著者 所属（和/英） | 太陽誘電株式会社 Taiyo Yuden Co.,Ltd. |
| 第 7 著者 氏名（和/英） | 石黒 隆 / Takashi ISHIGURO |
| 第 7 著者 所属（和/英） | 広島市立大学大学院情報科学研究科情報工学専攻 Graduate School of Information Sciences, Hiroshima City University |
| 第 8 著者 氏名（和/英） | 北村 俊明 / Toshiaki KITAMURA |
| 第 8 著者 所属（和/英） | 広島市立大学大学院情報科学研究科情報工学専攻 Graduate School of Information Sciences, Hiroshima City University |
| 発表年月日 | 2010-09-16 |
| 資料番号 | RECONF2010-27 |
| 巻番号（vol） | vol.110 |
| 号番号（no） | 204 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |