| 講演名 | 2010-09-16 論理・配線資源を共用するMPLDのためのセルの過剰接近を抑えるレイアウト手法(ツール) 中村 政智, 稲木 雅人, 谷川 一哉, 弘中 哲夫, 佐藤 正幸, 石黒 隆, |
|---|---|
| PDFダウンロードページ |  PDFダウンロードページへ |
| 抄録(和) | 本稿では,新しい再構成デバイスであるMPLDのための効果的な配置配線手法の提案と評価を行なう.MPLDは,論理要素と配線要素の双方として使用可能なMLUTという素子をアレイ状に並べることで構成されており,資源割合の柔軟性によるFPGAよりも効率良く回路を実装することを狙っている.MPLDはFPGAと異なり,論理要素を配線要素としても利用するため,既存のFPGA用の配置配線手法をそのままMPLDに適用した場合,ネットリスト上の論理素子が密着して配置されてしまい,論理間の配線領域が不足しやすい.提案手法はシミュレーテッド・アニーリング法に基づいており,論理素子の秘密や配線お混雑をコストに加味する事でこれらを解決する.実験の結果,配線の衝突が抑えられ,従来の手法では配置配線に失敗した回路の配置配線に成功した. |
| 抄録(英) | In this paper, we propose a placement and routing method for a reconfigurable device MPLD. MPLD consists of MLUTs which can be used as logic elements and/or wire elements, whareas an FPGA consists of LUTs (logic elements) and switchboxes (wire elements). MPLD aims to contain logic circuits more efficiently than FPGAs by the routing flexibility of MLUT. However, directly applying the existing placement and routing algorithms for FPGAs to MPLD overcrowds the placed logic elements. In other words, it causes the shortage of wiring domains between logic elements. Our proposed method is based on a simulated annealing based method for FPGAs and considers the wiring area in its cost function. To evaluate the effectiveness, we implemented a placement and routing tool based on our proposed method. In the evaluation, our method suppressed the wire congestion and succeeded in placing and routing logic circuits that a conventional method for FPGAs failed to place and route. |
| キーワード(和) | MPLD / 設計ツール / 配線配置 / シミュレーテッド・アニーリング法 |
| キーワード(英) | MPLD / EDA tool / placement / routing / simulated annealing |
| 資料番号 | RECONF2010-26 |
| 発行日 |
| 研究会情報 | |
| 研究会 | RECONF |
|---|---|
| 開催期間 | 2010/9/9(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
| 委員長氏名（英） | |
| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Reconfigurable Systems (RECONF) |
|---|---|
| 本文の言語 | JPN |
| タイトル（和） | 論理・配線資源を共用するMPLDのためのセルの過剰接近を抑えるレイアウト手法(ツール) |
| サブタイトル（和） | |
| タイトル（英） | An SA-based Placement and Routing Method Considering Cell Congestion for MPLDs |
| サブタイトル（和） | |
| キーワード(1)（和/英） | MPLD / MPLD |
| キーワード(2)（和/英） | 設計ツール / EDA tool |
| キーワード(3)（和/英） | 配線配置 / placement |
| キーワード(4)（和/英） | シミュレーテッド・アニーリング法 / routing |
| 第 1 著者 氏名（和/英） | 中村 政智 / Masatoshi NAKAMURA |
| 第 1 著者 所属（和/英） | 広島市立大学大学院情報科学研究科情報工学専攻 Graduate School of Information Sciences, Hiroshima City University |
| 第 2 著者 氏名（和/英） | 稲木 雅人 / Masato INAGI |
| 第 2 著者 所属（和/英） | 広島市立大学大学院情報科学研究科情報工学専攻 Graduate School of Information Sciences, Hiroshima City University |
| 第 3 著者 氏名（和/英） | 谷川 一哉 / Kazuya TANIGAWA |
| 第 3 著者 所属（和/英） | 広島市立大学大学院情報科学研究科情報工学専攻 Graduate School of Information Sciences, Hiroshima City University |
| 第 4 著者 氏名（和/英） | 弘中 哲夫 / Tetsuo HIRONAKA |
| 第 4 著者 所属（和/英） | 広島市立大学大学院情報科学研究科情報工学専攻 Graduate School of Information Sciences, Hiroshima City University |
| 第 5 著者 氏名（和/英） | 佐藤 正幸 / Masayuki SATO |
| 第 5 著者 所属（和/英） | 太陽誘電株式会社 Taiyo Yuden Co., Ltd |
| 第 6 著者 氏名（和/英） | 石黒 隆 / Takashi ISHIGURO |
| 第 6 著者 所属（和/英） | 太陽誘電株式会社 Taiyo Yuden Co., Ltd |
| 発表年月日 | 2010-09-16 |
| 資料番号 | RECONF2010-26 |
| 巻番号（vol） | vol.110 |
| 号番号（no） | 204 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |