| 講演名 | 2010-10-05 SGTを用いたシステムLSIのパターン面積の比較検討(Digital Harmonyを支えるプロセッサとDSP,画像処理の最先端) 小玉 貴大, 渡辺 重佳, |
|---|---|
| PDFダウンロードページ |  PDFダウンロードページへ |
| 抄録(和) | 平面型、一層型SGT、積層型SGTを用いて設計したインバータ、NAND等の簡単な論理回路と、1ビットフルアダーのパターン面積の比較を行った。一層型SGTの導入により、平面型と比ベインバータ、NANDのパターン面積は縮小し、その効果は入力数が少なく、チャネル幅が大きいほど顕著になる。積層型SGTの導入により、一層型SGTよりも更にパターン面積の縮小効果は大きくなり、その縮小効果は入力数、チャネル幅によって異なる。フルアダーでもパターン面積は縮小するが、回路方式により、縦幅、横幅の縮小効果が異なる。 |
| 抄録(英) | The pattern area reduction of inverter, NAND, and full adder with SGT and stacked SGT has been 'newly' estimated. Wring SGT and stacked SGT the pattern area can be drastically reduced compared with that of conventional planar transistor, SGT and stacked SGT are promising candidate for reeling high density system LSI. |
| キーワード(和) | SGT / 積層型SGT / システムLSI / デザインルール / パターン面積 |
| キーワード(英) | SGT / stacked SGT / system LSI / design rule / pattern area |
| 資料番号 | SIP2010-56,ICD2010-70,IE2010-74 |
| 発行日 |
| 研究会情報 | |
| 研究会 | ICD |
|---|---|
| 開催期間 | 2010/9/28(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
| 委員長氏名（英） | |
| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
|---|---|
| 本文の言語 | JPN |
| タイトル（和） | SGTを用いたシステムLSIのパターン面積の比較検討(Digital Harmonyを支えるプロセッサとDSP,画像処理の最先端) |
| サブタイトル（和） | |
| タイトル（英） | Pattern Layout Methods of System LSI with SGT |
| サブタイトル（和） | |
| キーワード(1)（和/英） | SGT / SGT |
| キーワード(2)（和/英） | 積層型SGT / stacked SGT |
| キーワード(3)（和/英） | システムLSI / system LSI |
| キーワード(4)（和/英） | デザインルール / design rule |
| キーワード(5)（和/英） | パターン面積 / pattern area |
| 第 1 著者 氏名（和/英） | 小玉 貴大 / Takahiro KODAMA |
| 第 1 著者 所属（和/英） | 湘南工科大学大学院工学研究科 |
| 第 2 著者 氏名（和/英） | 渡辺 重佳 / Shigeyoshi WATANABE |
| 第 2 著者 所属（和/英） | 湘南工科大学大学院工学研究科 |
| 発表年月日 | 2010-10-05 |
| 資料番号 | SIP2010-56,ICD2010-70,IE2010-74 |
| 巻番号（vol） | vol.110 |
| 号番号（no） | 216 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |