| 講演名 | 2010-08-26 高性能光電子集積回路実現に向けたIII-V CMOSプラットフォーム技術(光部品・電子デバイス実装技術,一般) 竹中 充, 横山 正史, 杉山 正和, 中野 義昭, 高木 信一, |
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| 抄録(和) | III-V-on-Insulator (III-V-OI)構造を利用した超小型InP系光素子とIII-V CMOSトランジスタをモノリシック集積可能なIII-V CMOS photonicsプラットフォーム技術を提案する。熱酸化Si基板とInGaAsP/InP基板を直接接合することでIII-V-OI基板を実現することに成功した。このSi上III-V-OI基板を用いたInGaAsP細線導波路において、曲率半径5μmにおいても低損失なベンド導波路を実現することに成功した。また同様に細線導波路を用いて、InP系アレイ導波路グレーティング(AWG)の超小型化を実現した。チャンネル間隔600GHzの4チャンネルAWGにおいて、素子サイズを147×92μm^2まで小型化することに成功した。 |
| 抄録(英) | We propose the III-V CMOS photonics platform which can monolithically integrate ultracompact III-V photonics and high-performance III-V CMOS transistors by using the III-V-on-Insulator (III-V-OI) substrate. The III-V-OI substrate was fabricated by direct wafer bonding of an InGaAsP/InP wafer to a thermally oxidized Si wafer. The InGaAsP ultrahigh index contrast photonic wire waveguide allowed the miniaturization of the III-V photonics, thus we have successfully demonstrated the loss-less ultrasmall bend waveguide with the bending radius of 5 μm. The ultrasmall arrayed waveguide grating (AWG) has also been demonstrated, and the reduction of the 4 channel AWG size with 600-GHz channel spacing down to be 147×92 μm^2 was achieved. |
| キーワード(和) | CMOSフォトニクス / 光電子集積回路 / III-V-on-Insulator / 基板貼り合わせ |
| キーワード(英) | CMOS photonics / electro-photonic integrated circuit / III-V-on-Insulator / Wafer bonding |
| 資料番号 | EMD2010-35,CPM2010-51,OPE2010-60,LQE2010-33 |
| 発行日 |
| 研究会情報 | |
| 研究会 | EMD |
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| 開催期間 | 2010/8/19(から1日開催) |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Electromechanical Devices (EMD) |
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| 本文の言語 | JPN |
| タイトル（和） | 高性能光電子集積回路実現に向けたIII-V CMOSプラットフォーム技術(光部品・電子デバイス実装技術,一般) |
| サブタイトル（和） | |
| タイトル（英） | III-V CMOS platform technologies for high-performance electric-photonic integrated circuits |
| サブタイトル（和） | |
| キーワード(1)（和/英） | CMOSフォトニクス / CMOS photonics |
| キーワード(2)（和/英） | 光電子集積回路 / electro-photonic integrated circuit |
| キーワード(3)（和/英） | III-V-on-Insulator / III-V-on-Insulator |
| キーワード(4)（和/英） | 基板貼り合わせ / Wafer bonding |
| 第 1 著者 氏名（和/英） | 竹中 充 / Mitsuru TAKENAKA |
| 第 1 著者 所属（和/英） | 東京大学大学院工学系研究科電気系工学専攻 Department of Electrical Engineering and Information Systems, The University of Tokyo |
| 第 2 著者 氏名（和/英） | 横山 正史 / Masafumi YOKOYAMA |
| 第 2 著者 所属（和/英） | 東京大学大学院工学系研究科電気系工学専攻 Department of Electrical Engineering and Information Systems, The University of Tokyo |
| 第 3 著者 氏名（和/英） | 杉山 正和 / Masakazu SUGIYAMA |
| 第 3 著者 所属（和/英） | 東京大学大学院工学系研究科電気系工学専攻 Department of Electrical Engineering and Information Systems, The University of Tokyo |
| 第 4 著者 氏名（和/英） | 中野 義昭 / Yoshiaki NAKANO |
| 第 4 著者 所属（和/英） | 東京大学大学院工学系研究科電気系工学専攻 Department of Electrical Engineering and Information Systems, The University of Tokyo |
| 第 5 著者 氏名（和/英） | 高木 信一 / Shinichi TAKAGI |
| 第 5 著者 所属（和/英） | 東京大学大学院工学系研究科電気系工学専攻 Department of Electrical Engineering and Information Systems, The University of Tokyo |
| 発表年月日 | 2010-08-26 |
| 資料番号 | EMD2010-35,CPM2010-51,OPE2010-60,LQE2010-33 |
| 巻番号（vol） | vol.110 |
| 号番号（no） | 178 |
| ページ範囲 | pp.- |
| ページ数 | 4 |
| 発行日 | |