| 講演名 | 2010/8/19 実デバイス基板を用いたサブ10ミクロン薄化技術の開発(低電圧/低消費電力技術,新デバイス・回路とその応用) 前田 展秀, 金 永〓, 彦坂 吉信, 恵下 隆, 北田 秀樹, 藤本 興冶, 水島 賢子, 鈴木 浩助, 中村 友二, 川合 章仁, 荒井 一尚, 大場 隆之, |
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| 抄録(和) | 200mmおよび300mmのデバイスウェハーを10μm以下のレベルまで薄化した.裏面研削後にできる200nmの非結晶層はウルトラポリグラインドを適用ずれば50nmまで除去され,またCMPやドライポリッシュを適用すれば完全に除去される.強誘電体(FRAM)デバイスウェハーを9μmまで薄化しても,スイッチングチャージは変化しなかった.CMOSロジックデバイスを7μmまで薄化した場合もオン電流と接合リークに変化はなかった.10μm以下の薄化によりビアラストプロセスにおけるシリコン貫通電極(TSV)のアスペクト比を4以下にすることができる. |
| 抄録(英) | 200-mm and 300-mm device wafers were successfully thinned down to less than 10-μm. A 200-nm non-crystalline layer remaining after the high-rate Back Grind process was partially removed down to 50-nm by Ultra Poligrind process, or was completely removed with either Chemical Mechanical Planarization or Dry Polish. For FRAM device wafers thinned down to 9-μm, switching charge showed no change by the thinning process. CMOS logic device wafers thinned to 7-μm indicated neither change in Ion current nor junction leakage current. Thinning such wafers to < 10-μm will allow for lower aspect ratio less than 4 of Through-Silicon-Via (TSV) in a via-last process. |
| キーワード(和) | 基板薄化 / 三次元集積化 |
| キーワード(英) | Wafer thinning / 3D Integration |
| 資料番号 | ICD2010-56,SDM2010-141 |
| 発行日 |
| 研究会情報 | |
| 研究会 | ICD |
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| 開催期間 | 2010/8/19(から1日開催) |
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| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（和） | |
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| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
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| 本文の言語 | JPN |
| タイトル（和） | 実デバイス基板を用いたサブ10ミクロン薄化技術の開発(低電圧/低消費電力技術,新デバイス・回路とその応用) |
| サブタイトル（和） | |
| タイトル（英） | Development of sub-10μm Thinning Technology using Actual Device Wafers |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 基板薄化 / Wafer thinning |
| キーワード(2)（和/英） | 三次元集積化 / 3D Integration |
| 第 1 著者 氏名（和/英） | 前田 展秀 / Nobuhide Maeda |
| 第 1 著者 所属（和/英） | 東京大学工学系研究科 School of Engineering, The University of Tokyo |
| 第 2 著者 氏名（和/英） | 金 永〓 / Young Suk Kim |
| 第 2 著者 所属（和/英） | 東京大学工学系研究科 School of Engineering, The University of Tokyo |
| 第 3 著者 氏名（和/英） | 彦坂 吉信 / Yoshinobu Hikosaka |
| 第 3 著者 所属（和/英） | 富士通セミコンダクター株式会社 Fujitsu Semiconductor Ltd. |
| 第 4 著者 氏名（和/英） | 恵下 隆 / Takashi Eshita |
| 第 4 著者 所属（和/英） | 富士通セミコンダクター株式会社 Fujitsu Semiconductor Ltd. |
| 第 5 著者 氏名（和/英） | 北田 秀樹 / Hideki Kitada |
| 第 5 著者 所属（和/英） | 東京大学工学系研究科 School of Engineering, The University of Tokyo |
| 第 6 著者 氏名（和/英） | 藤本 興冶 / Koji Fujimoto |
| 第 6 著者 所属（和/英） | 東京大学工学系研究科 School of Engineering, The University of Tokyo |
| 第 7 著者 氏名（和/英） | 水島 賢子 / Yoriko Mizushima |
| 第 7 著者 所属（和/英） | 株式会社富士通研究所 Dai Nippon Printing |
| 第 8 著者 氏名（和/英） | 鈴木 浩助 / Kousuke Suzuki |
| 第 8 著者 所属（和/英） | 大日本印刷株式会社 Fujitsu Laboratories Ltd. |
| 第 9 著者 氏名（和/英） | 中村 友二 / Tomoji Nakamura |
| 第 9 著者 所属（和/英） | 株式会社富士通研究所 Dai Nippon Printing |
| 第 10 著者 氏名（和/英） | 川合 章仁 / Akihito Kawai |
| 第 10 著者 所属（和/英） | 株式会社ディスコ DISCO Corporation. |
| 第 11 著者 氏名（和/英） | 荒井 一尚 / Kazuhisa Arai |
| 第 11 著者 所属（和/英） | 株式会社ディスコ / DISCO Corporation. |
| 第 12 著者 氏名（和/英） | 大場 隆之 / Takayuki Ohba |
| 第 12 著者 所属（和/英） | School of Engineering, The University of Tokyo |
| 発表年月日 | 2010/8/19 |
| 資料番号 | ICD2010-56,SDM2010-141 |
| 巻番号（vol） | vol.110 |
| 号番号（no） | 183 |
| ページ範囲 | pp.- |
| ページ数 | 3 |
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