| 講演名 | 2010-07-23 g_m/I_D Lookup Table法に基づくOTAの最適化設計 : Settling Timeを考慮した全体最適化手法(アナログ,アナデジ混載,RF及びセンサインタフェース回路) 樫村 透, 小西 貴之, 桝井 昇一, |
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| 抄録(和) | スケーリングが進んだアナログ回路に対して有効な設計手法として、g_m/I_D Lookup Table法が提案されている。この手法を用い2-Stage Miller-Compensated OTAの消費電力を最小化する設計フローが提案されているが、Settling Timeに関しては仕様と設計パラメータとの関係式が複雑であるため、経験的にクロスオーバ周波数f_cに置き換えられて、最適化が実行されていた。この結果として、最終シミュレーション後にSettling Timeが仕様を満たさないという問題が生じていた。本研究では、従来の設計フローに、Settling Timeを繰り返し計算して最適化するフローを組み込み、Settling Timeの仕様からOTAを全体最適化する手法を確立した。本手法の有効性は、10-bit 27MS/s Pipeline ADCに搭載可能なMDAC用OTAに対し、2種類の0.18μm 1.8V CMOSテクノロジで検証され、両者のテクノロジにおいて、再調整の必要なく要求仕様を満たすOTAが設計されることが確認できた。 |
| 抄録(英) | Settling Time is a primary design parameter in operational transconductance amplifiers (OTAs) used for high-speed applications such as pipeline AD converters. For scaled CMOS technologies, an OTA design methodology using g_m/I_D lookup tables has been proposed to minimize its power consumption. A major problem in the conventionally proposed method is that Settling Time was not included in a target specification, but was converted into crossover frequency f_c with an empirical approach. In this paper, we introduce an iterative optimization sequence to design OTAs, which can achieve the target Settling Time with the minimum power consumptions. |
| キーワード(和) | OTA / 最適化設計 / Settling Time / 低消費電力設計 |
| キーワード(英) | operational transconductance amplifier / design optimization / Settling Time optimization / low power design |
| 資料番号 | ICD2010-31 |
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| 研究会情報 | |
| 研究会 | ICD |
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| 開催期間 | 2010/7/15(から1日開催) |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
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| 本文の言語 | JPN |
| タイトル（和） | g_m/I_D Lookup Table法に基づくOTAの最適化設計 : Settling Timeを考慮した全体最適化手法(アナログ,アナデジ混載,RF及びセンサインタフェース回路) |
| サブタイトル（和） | |
| タイトル（英） | OTA Design Using g_m/I_D Lookup Table Methodology : Design optimization featuring Settling Time analysis |
| サブタイトル（和） | |
| キーワード(1)（和/英） | OTA / operational transconductance amplifier |
| キーワード(2)（和/英） | 最適化設計 / design optimization |
| キーワード(3)（和/英） | Settling Time / Settling Time optimization |
| キーワード(4)（和/英） | 低消費電力設計 / low power design |
| 第 1 著者 氏名（和/英） | 樫村 透 / Toru KASHIMURA |
| 第 1 著者 所属（和/英） | 東北大学 Tohoku University |
| 第 2 著者 氏名（和/英） | 小西 貴之 / Takayuki KONISHI |
| 第 2 著者 所属（和/英） | 東北大学 Tohoku University |
| 第 3 著者 氏名（和/英） | 桝井 昇一 / Shoichi MASUI |
| 第 3 著者 所属（和/英） | 東北大学 Tohoku University |
| 発表年月日 | 2010-07-23 |
| 資料番号 | ICD2010-31 |
| 巻番号（vol） | vol.110 |
| 号番号（no） | 140 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |