| 講演名 | 2010-07-22 時間窓動作TDCを内蔵した2.1-2.8GHz低雑音デジタルPLL(アナログ,アナデジ混載,RF及びセンサインタフェース回路) 前多 正, 東海林 貴司, 狐塚 正樹, 岡田 光司, 深石 宗生, |
|---|---|
| PDFダウンロードページ |  PDFダウンロードページへ |
| 抄録(和) | 2.1-2.8GHz帯で動作する低雑音・低消費電力な全デジタルPLLについて述べた。PLLの位相雑音を低減するために、2段階の量子化を行うTDCで時間分解能を向上させる構成を採用した。このTDCは位相比較に必要な最小の時間窓の範囲で間欠動作を行ない消費電力の増加を抑制している。90nm標準CMOSプロセスで試作したPLLで、基準周波数40MHz、ループ帯域500KHzのときに、インバンド位相雑音-105dBc/Hz、1MHz離調周波数で-115dBc/Hzの性能を確認した。チップ占有面積は0.37mm2、消費電流は8.1mA@1.2Vであった。 |
| 抄録(英) | A 2.1-to-2.8-GHz low-power consumption all-digital phase locked loop (ADPLL) with a time-windowed time-to-digital converter (TDC) is presented. The time-windowed TDC uses a 2-step structure with an inverter- and a vernier-delay time-quantizer to improve time resolution, which results in low phase noise. Time-windowed operation is implemented in the TDC, in which a single-shot pulse-based operation is used for low power consumption. The test chip implemented in 90-nm CMOS technology exhibits in-band phase noise of -105 dBc/Hz, where the loop-bandwidth is set to 500 kHz with a 40-MHz reference signal, and out-band noise of -115 dBc/Hz at a 1-MHz offset frequency. The chip core occupies 0.37mm^2 and the measured power consumption is 8.1 mA from a 1.2-V power supply. |
| キーワード(和) | 全デジタルPLL(ADPLL) / デジタル制御発振器(DCO) / 周波数シンセサイザ / 位相雑音 / 量子化雑音 / 時間-デジタル変換器(TDC) / Σ△変調器 / 同期カウンタ / 高度変調 |
| キーワード(英) | All-digital phase locked loop(ADPLL) / digitally controlled oscillator(DCO) / frequency synthesizer / phase noise / quantization noise / time-to-digital converter(TDC) / Σ△ modulator / synchronous counter / higher-order modulation |
| 資料番号 | ICD2010-29 |
| 発行日 |
| 研究会情報 | |
| 研究会 | ICD |
|---|---|
| 開催期間 | 2010/7/15(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
| 委員長氏名（英） | |
| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
|---|---|
| 本文の言語 | JPN |
| タイトル（和） | 時間窓動作TDCを内蔵した2.1-2.8GHz低雑音デジタルPLL(アナログ,アナデジ混載,RF及びセンサインタフェース回路) |
| サブタイトル（和） | |
| タイトル（英） | A 2.1-to-2.8-GHz Low-Phase-Noise All-Digital Frequency Synthesizer with a Time-Windowed Time-to-Digital Converter |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 全デジタルPLL(ADPLL) / All-digital phase locked loop(ADPLL) |
| キーワード(2)（和/英） | デジタル制御発振器(DCO) / digitally controlled oscillator(DCO) |
| キーワード(3)（和/英） | 周波数シンセサイザ / frequency synthesizer |
| キーワード(4)（和/英） | 位相雑音 / phase noise |
| キーワード(5)（和/英） | 量子化雑音 / quantization noise |
| キーワード(6)（和/英） | 時間-デジタル変換器(TDC) / time-to-digital converter(TDC) |
| キーワード(7)（和/英） | Σ△変調器 / Σ△ modulator |
| キーワード(8)（和/英） | 同期カウンタ / synchronous counter |
| キーワード(9)（和/英） | 高度変調 / higher-order modulation |
| 第 1 著者 氏名（和/英） | 前多 正 / Tadashi MAEDA |
| 第 1 著者 所属（和/英） | ルネサスエレクトロニクス(株)技術開発部 Advanced LSI Systems Research, LSI research Laboratory, Renesas Electronics Corporation |
| 第 2 著者 氏名（和/英） | 東海林 貴司 / Takashi TOKAIRIN |
| 第 2 著者 所属（和/英） | ルネサスエレクトロニクス(株)技術開発部 Advanced LSI Systems Research, LSI research Laboratory, Renesas Electronics Corporation |
| 第 3 著者 氏名（和/英） | 狐塚 正樹 / Masaki KITSUNEZUKA |
| 第 3 著者 所属（和/英） | NECシステムIPコア研究所 System IP-core Laboratory, NEC Corporation |
| 第 4 著者 氏名（和/英） | 岡田 光司 / Mitsuji OKADA |
| 第 4 著者 所属（和/英） | ルネサスエレクトロニクス(株)技術開発部 Advanced LSI Systems Research, LSI research Laboratory, Renesas Electronics Corporation |
| 第 5 著者 氏名（和/英） | 深石 宗生 / Muneo FUKAISHI |
| 第 5 著者 所属（和/英） | NECシステムIPコア研究所 System IP-core Laboratory, NEC Corporation |
| 発表年月日 | 2010-07-22 |
| 資料番号 | ICD2010-29 |
| 巻番号（vol） | vol.110 |
| 号番号（no） | 140 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |