| 講演名 | 2010-05-20 遅延予測技術を用いたDVFS制御向け広周波数・電源電圧レンジクロック同期回路(回路最適化技術,システム設計及び一般) 小野内 雅文, 菅野 雄介, 佐圓 真, 小松 成亘, 安 義彦, 石橋 孝一郎, |
|---|---|
| PDFダウンロードページ |  PDFダウンロードページへ |
| 抄録(和) | モジュール単位のDVFS制御を実施する際に,電源電圧変更中のモジュール間の同期を維持するクロック同期回路の試作・評価を行った。この同期回路はDVFS制御中の電源電圧が単調変化することを利用し,クロックの伝播遅延の変化を予測し測定範囲を限定することで面積削減を実現している。その結果,従来方式の同期回路と比べて面積は77%削減され,40nmのCMOSプロセスでは5.65×10^<-3>mm^2となった。また,数百mVの電圧変更レンジと,数n秒に及ぶクロックの伝播遅延の変動に対応するため,幅広い振幅を持つ入力クロックの位相関係を少ない誤差で判定する振幅位相比較器,そして,幅広いレンジの遅延時間を高精度に変更する可変遅延段も開発した。試作回路を測定した結果,2つのモジュールの電源電圧のうち,一方を固定したまま,他方を-300mVの範囲で遷移させた場合,周波数100MHz-1GHzにおいて,モジュール間スキューをクロック周期の6.8%以下に抑制できることを確認した。また,印加電圧1.1V,動作周波数100MHzにおけるクロック同期回路の消費電流はわずか0.48mAであった。 |
| 抄録(英) | A "wide-range voltage-and-frequency clock synchronizer" for maintaining synchronization during voltage-scaling transition in dynamic voltage-and-frequency scaling (DVFS) was developed. The key feature of the synchronizer is so-called predictive-delay-adjustment scheme based on a relative skew measure. The scheme reduces the area of the WRCS by 77%. The area of the fabricated WRCS in a 40-nm CMOS is only 5.65×10^<-3>mm^2. It was demonstrated for the first time that measured skew is suppressed to less than 6.8% of clock period in the case of wide-range voltage variation (0.8-1.55 V) and wide frequency range (100 MHz - 1 GHz). Moreover, current dissipation of the synchronizer is only 0.48 mA at 1.1-V 100-MHz operation. |
| キーワード(和) | クロック同期回路 / DVFS制御 / 低電力 / マルチコアSoC |
| キーワード(英) | Clock synchronizer / DVFS control / low power / multicore SoC |
| 資料番号 | VLD2010-7 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
|---|---|
| 開催期間 | 2010/5/12(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
| 委員長氏名（英） | |
| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
|---|---|
| 本文の言語 | JPN |
| タイトル（和） | 遅延予測技術を用いたDVFS制御向け広周波数・電源電圧レンジクロック同期回路(回路最適化技術,システム設計及び一般) |
| サブタイトル（和） | |
| タイトル（英） | A Wide-Range Clock Synchronizer with Predictive-Delay-Adjustment Scheme for Continuous Voltage Scaling in DVFS Control |
| サブタイトル（和） | |
| キーワード(1)（和/英） | クロック同期回路 / Clock synchronizer |
| キーワード(2)（和/英） | DVFS制御 / DVFS control |
| キーワード(3)（和/英） | 低電力 / low power |
| キーワード(4)（和/英） | マルチコアSoC / multicore SoC |
| 第 1 著者 氏名（和/英） | 小野内 雅文 / Masafumi ONOUCHI |
| 第 1 著者 所属（和/英） | 日立製作所中央研究所 |
| 第 2 著者 氏名（和/英） | 菅野 雄介 / Yusuke KANNO |
| 第 2 著者 所属（和/英） | 日立製作所中央研究所 |
| 第 3 著者 氏名（和/英） | 佐圓 真 / Makoto SAEN |
| 第 3 著者 所属（和/英） | 日立製作所中央研究所 |
| 第 4 著者 氏名（和/英） | 小松 成亘 / Shigenobu KOMATSU |
| 第 4 著者 所属（和/英） | 日立製作所中央研究所 |
| 第 5 著者 氏名（和/英） | 安 義彦 / Yoshihiko YASU |
| 第 5 著者 所属（和/英） | ルネサスエレクトロニクス |
| 第 6 著者 氏名（和/英） | 石橋 孝一郎 / Koichiro ISHIBASHI |
| 第 6 著者 所属（和/英） | ルネサスエレクトロニクス |
| 発表年月日 | 2010-05-20 |
| 資料番号 | VLD2010-7 |
| 巻番号（vol） | vol.110 |
| 号番号（no） | 36 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |