| 講演名 | 2009-12-04 オペランドの和を用いた並列乗算器の消費エネルギー評価(論理設計,デザインガイア2009-VLSI設計の新しい大地) 川島 裕崇, 高木 直史, |
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| 抄録(和) | 以前提案したオペランドの和を用いた乗算器の消費エネルギーについて評価を行う.オペランドの和を用いた部分積生成法を用いると,効率的に部分積の総ビット数を削減でき,既存の乗算器よりも少ない素子数で乗算器を構成できる.動的消費エネルギーを削減するには,信号遷移の少ない回路を構成することが重要であり,回路を構成する素子数を削減することは信号遷移の総数を削減する方法のひとつである.一方,これまでの研究から,並列乗算器では消費エネルギーは素子数だけでなく回路の構成に大きく依存することがわかってきた.本稿では,素子数の少ない乗算器の消費エネルギーを評価することで,素子数の削減による動的消費エネルギーの削減効果について調べる.シミュレーションによって消費エネルギーを評価したところ,素子数の少ないオペランドの和を利用した乗算器よりも,素子数の多い通常のWallace乗算器の消費エネルギーが少なくなることを確認した.この結果より,素子数の削減は,必ずしも動的消費エネルギーの削減につながらないことが分かった. |
| 抄録(英) | We evaluate dynamic energy consumption of multipliers using the sum of operands we have proposed before. The multipliers using sum of operands reduce the number of partial product bits efficiently, and are designed in the smaller number of circuit elements than existing multipliers. The dynamic energy consumption can be reduced by reducing the number of signal transitions. Reducing the number of circuit elements is one of the method of reducing the signal transitions. On the other hand, our previous work shows that energy consumption on the parallel multipliers depends on not only the number of circuit elements but also circuit construction. We evaluate energy consumption of the multipliers composed of the smaller number of circuit elements, and show how reducing the circuit elements effects reducing the dynamic energy consumption. Simulation results show that the energy consumption of the Wallace multipliers is less than the multipliers using the sum of operands. It is shown that reducing the number of circuit elements does not necessarily lead to reducing the dynamic energy consumption. |
| キーワード(和) | 乗算器 / 消費エネルギー / 素子数 |
| キーワード(英) | parallel multiplier / energy consumption / the number of circuit elements |
| 資料番号 | VLD2009-66,DC2009-53 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2009/11/25(から1日開催) |
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| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | オペランドの和を用いた並列乗算器の消費エネルギー評価(論理設計,デザインガイア2009-VLSI設計の新しい大地) |
| サブタイトル（和） | |
| タイトル（英） | Evaluation of Energy Consumption on Multipliers Using the Sum of Operands |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 乗算器 / parallel multiplier |
| キーワード(2)（和/英） | 消費エネルギー / energy consumption |
| キーワード(3)（和/英） | 素子数 / the number of circuit elements |
| 第 1 著者 氏名（和/英） | 川島 裕崇 / Hirotaka KAWASHIMA |
| 第 1 著者 所属（和/英） | 名古屋大学大学院情報科学研究科情報システム学専攻 Department of Information Engineering, Graduate School of Information Science, Nagoya University |
| 第 2 著者 氏名（和/英） | 高木 直史 / Naofumi TAKAGI |
| 第 2 著者 所属（和/英） | 名古屋大学大学院情報科学研究科情報システム学専攻 Department of Information Engineering, Graduate School of Information Science, Nagoya University |
| 発表年月日 | 2009-12-04 |
| 資料番号 | VLD2009-66,DC2009-53 |
| 巻番号（vol） | vol.109 |
| 号番号（no） | 315 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |