| 講演名 | 2010-04-22 Fabrication of a Nonvolatile Lookup-Table Circuit Chip Using Magneto/Semiconductor-Hybrid Structure for an Immediate-Power-Up Field Programmable Gate Array 鈴木 大輔, 夏井 雅典, 池田 正二, 長谷川 晴弘, 三浦 勝哉, 早川 純, 遠藤 哲郎, 大野 英男, 羽生 貴弘, |
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| 抄録(和) | 本稿では,磁気トンネル接合素子(MTJ:Magnetic Tunnel Junction)素子特性を活用することで, FPGA (Field-Programmable Gate Array)におけるLUT (lookup table)演算機能と不揮発性記憶機能を一体化させた回路を提案する.提案回路は電流モード論理に基づき構成され, MTJ素子の記憶に応じた電流値の変化を直接論理値として扱うことが可能である.したがって,演算結果のみを増幅して出力すればよく,結果としてコンパクトな回路を実現可能である.実際,提案方式により設計された2入力LUT試作チップでは従来CMOS方式と比較して2/3の素子数削減を達成している. |
| 抄録(英) | This paper presents a nonvolatile LUT (Lookup-Table) circuit in FPGA (Field-Programmable Gate Array) using a MTJ (Magnetic Tunnel Junction) device-based logic technology. To utilize a capability of MTJ devices, the combinational logic circuitry is implemented based on differential current-mode logic methodology. Since the circuit performs current-mode logic operations under low voltage swing, the variation of current flows through MTJ devices can be applied as logic signals directly with no signal amplification. It results in a compact circuit implementation. The proposed LUT circuit fabricated by a 0.14μm CMOS/MTJ-hybrid process achieves area reduction by 2/3 compared to a conventional SRAM-based one, and complete elimination of standby power dissipation. |
| キーワード(和) | MTJ素子 / FPGA / LUT / ロジックインメモリ回路 / 電流モード論理 |
| キーワード(英) | MTJ device / FPGA / LUT / Logic-in-memory circuit / Current-mode-logic |
| 資料番号 | ICD2010-9 |
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| 研究会情報 | |
| 研究会 | ICD |
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| 開催期間 | 2010/4/15(から1日開催) |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
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| 本文の言語 | JPN |
| タイトル（和） | |
| サブタイトル（和） | |
| タイトル（英） | Fabrication of a Nonvolatile Lookup-Table Circuit Chip Using Magneto/Semiconductor-Hybrid Structure for an Immediate-Power-Up Field Programmable Gate Array |
| サブタイトル（和） | |
| キーワード(1)（和/英） | MTJ素子 / MTJ device |
| キーワード(2)（和/英） | FPGA / FPGA |
| キーワード(3)（和/英） | LUT / LUT |
| キーワード(4)（和/英） | ロジックインメモリ回路 / Logic-in-memory circuit |
| キーワード(5)（和/英） | 電流モード論理 / Current-mode-logic |
| 第 1 著者 氏名（和/英） | 鈴木 大輔 / Daisuke SUZUKI |
| 第 1 著者 所属（和/英） | 東北大学電気通信研究所ブレインウェア実験施設 Laboratory for Brainware Systems, Research Institute of Electrical Communication, Tohoku Univ. |
| 第 2 著者 氏名（和/英） | 夏井 雅典 / Masanori NATSUI |
| 第 2 著者 所属（和/英） | 東北大学電気通信研究所ブレインウェア実験施設 Laboratory for Brainware Systems, Research Institute of Electrical Communication, Tohoku Univ. |
| 第 3 著者 氏名（和/英） | 池田 正二 / Shoji IKEDA |
| 第 3 著者 所属（和/英） | 東北大学電気通信研究所ナノ・スピン実験施設 Laboratory for Nanoelectronics and Spintronics, Research Institute of Electrical Communication, Tohoku Univ. |
| 第 4 著者 氏名（和/英） | 長谷川 晴弘 / Haruhiro HASEGAWA |
| 第 4 著者 所属（和/英） | 日立製作所基礎研究所 Hitachi Advanced Research Laboratory |
| 第 5 著者 氏名（和/英） | 三浦 勝哉 / Katsuya MIURA |
| 第 5 著者 所属（和/英） | 東北大学電気通信研究所ナノ・スピン実験施設:日立製作所基礎研究所 Laboratory for Nanoelectronics and Spintronics, Research Institute of Electrical Communication, Tohoku Univ.:Hitachi Advanced Research Laboratory |
| 第 6 著者 氏名（和/英） | 早川 純 / Jun HAYAKAWA |
| 第 6 著者 所属（和/英） | 日立製作所基礎研究所 Hitachi Advanced Research Laboratory |
| 第 7 著者 氏名（和/英） | 遠藤 哲郎 / Tetsuo ENDOH |
| 第 7 著者 所属（和/英） | 東北大学学際科学国際高等研究センター Center for Interdisciplinary Research, Tohoku University |
| 第 8 著者 氏名（和/英） | 大野 英男 / Hideo OHNO |
| 第 8 著者 所属（和/英） | 東北大学電気通信研究所ナノ・スピン実験施設 Laboratory for Nanoelectronics and Spintronics, Research Institute of Electrical Communication, Tohoku Univ. |
| 第 9 著者 氏名（和/英） | 羽生 貴弘 / Takahiro HANYU |
| 第 9 著者 所属（和/英） | 東北大学電気通信研究所ブレインウェア実験施設 Laboratory for Brainware Systems, Research Institute of Electrical Communication, Tohoku Univ. |
| 発表年月日 | 2010-04-22 |
| 資料番号 | ICD2010-9 |
| 巻番号（vol） | vol.110 |
| 号番号（no） | 9 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
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