| 講演名 | 2010-04-22 MRAMの最新動向とクランプ参照方式と最適参照方式を搭載した64メガビットMRAM(新材料メモリ,メモリ(DRAM, SRAM,フラッシュ,新規メモリ)技術) 土田 賢二, 稲場 恒夫, 藤田 勝之, 上田 善寛, 清水 孝文, 浅尾 吉昭, 梶山 健, 岩山 昌由, 池川 純夫, 岸 達也, 甲斐 正, 天野 実, 下村 尚治, 與田 博明, 渡辺 陽二, |
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| 抄録(和) | 本稿ではMRAM開発の最初動向と、64Mbitスピン注入型MRAMに搭載した回路技術について述べる.開発した64Mbit MRAMは、垂直記憶型TMR素子を採用し0.3584μm^2のセルサイズを実現している。また、スピン注入型MRAMで顕在化する読み出し時のディスターブ問題に対し、特に参照セルでの発生を回避可能にする事を目的としたクランプ参照方式を搭載した。さらに、メモリセル特性のバラツキにより読み出しマージンが劣化する事を抑制するため、最適参照方式を併せて搭載した。本64Mbit MRAMは65nmCMOSテクノロジで試作し、そのチップサイズは47mm^2である。 |
| 抄録(英) | A 64Mb spin-transfer-torque MRAM in 65nm CMOS is developed. 47mm^2 die uses 0.3584μm^2 cell with the perpendicular-TMR device is achieved. To get an excellent read disturb immunity for the reference cell, the clamped-reference scheme is adopted. The adequate-reference scheme is implemented to suppress the read margin degradation due to the resistance variation of reference cells. |
| キーワード(和) | スピン注入型MRAM / 垂直記録型TMR / クランプ参照方式 / 最適参照方式 |
| キーワード(英) | MRAM / STT-MRAM / Perpendicular-TMR / Clamped-Reference Scheme / Adequate-Reference Scheme |
| 資料番号 | ICD2010-7 |
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| 研究会情報 | |
| 研究会 | ICD |
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| 開催期間 | 2010/4/15(から1日開催) |
| 開催地（和） | |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
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| 本文の言語 | JPN |
| タイトル（和） | MRAMの最新動向とクランプ参照方式と最適参照方式を搭載した64メガビットMRAM(新材料メモリ,メモリ(DRAM, SRAM,フラッシュ,新規メモリ)技術) |
| サブタイトル（和） | |
| タイトル（英） | A 64Mbit MRAM with Clamped-Reference and Adequate-Reference Schemes |
| サブタイトル（和） | |
| キーワード(1)（和/英） | スピン注入型MRAM / MRAM |
| キーワード(2)（和/英） | 垂直記録型TMR / STT-MRAM |
| キーワード(3)（和/英） | クランプ参照方式 / Perpendicular-TMR |
| キーワード(4)（和/英） | 最適参照方式 / Clamped-Reference Scheme |
| 第 1 著者 氏名（和/英） | 土田 賢二 / K. Tsuchida |
| 第 1 著者 所属（和/英） | (株)東芝半導体研究開発センター Center for Semiconductor R&D, Toshiba Corporation |
| 第 2 著者 氏名（和/英） | 稲場 恒夫 / T. Inaba |
| 第 2 著者 所属（和/英） | (株)東芝半導体研究開発センター Center for Semiconductor R&D, Toshiba Corporation |
| 第 3 著者 氏名（和/英） | 藤田 勝之 / K. Fujita |
| 第 3 著者 所属（和/英） | / (株)東芝半導体研究開発センター Center for Semiconductor R&D, Toshiba Corporation |
| 第 4 著者 氏名（和/英） | 上田 善寛 / Y. Ueda |
| 第 4 著者 所属（和/英） | (株)東芝半導体研究開発センター Center for Semiconductor R&D, Toshiba Corporation |
| 第 5 著者 氏名（和/英） | 清水 孝文 / Asao Y. / |
| 第 5 著者 所属（和/英） | (株)東芝研究開発センター / Corporate R&D Center, Toshiba Corporation |
| 第 6 著者 氏名（和/英） | 浅尾 吉昭 / T. Kajiyama |
| 第 6 著者 所属（和/英） | (株)東芝研究開発センター Corporate R&D Center, Toshiba Corporation |
| 第 7 著者 氏名（和/英） | 梶山 健 / M. Iwayma |
| 第 7 著者 所属（和/英） | (株)東芝研究開発センター Corporate R&D Center, Toshiba Corporation |
| 第 8 著者 氏名（和/英） | 岩山 昌由 / S. Ikegawa |
| 第 8 著者 所属（和/英） | (株)東芝研究開発センター Corporate R&D Center, Toshiba Corporation |
| 第 9 著者 氏名（和/英） | 池川 純夫 / T. Kishi |
| 第 9 著者 所属（和/英） | (株)東芝研究開発センター Corporate R&D Center, Toshiba Corporation |
| 第 10 著者 氏名（和/英） | 岸 達也 / T. Kai |
| 第 10 著者 所属（和/英） | (株)東芝研究開発センター Corporate R&D Center, Toshiba Corporation |
| 第 11 著者 氏名（和/英） | 甲斐 正 / M. Amano |
| 第 11 著者 所属（和/英） | (株)東芝研究開発センター Corporate R&D Center, Toshiba Corporation |
| 第 12 著者 氏名（和/英） | 天野 実 / N. Shimomura |
| 第 12 著者 所属（和/英） | (株)東芝研究開発センター Corporate R&D Center, Toshiba Corporation |
| 第 13 著者 氏名（和/英） | 下村 尚治 / H. Yoda |
| 第 13 著者 所属（和/英） | (株)東芝研究開発センター Corporate R&D Center, Toshiba Corporation |
| 第 14 著者 氏名（和/英） | 與田 博明 / Y. Watanabe |
| 第 14 著者 所属（和/英） | (株)東芝半導体研究開発センター Center for Semiconductor R&D, Toshiba Corporation |
| 第 15 著者 氏名（和/英） | 渡辺 陽二 |
| 第 15 著者 所属（和/英） | |
| 発表年月日 | 2010-04-22 |
| 資料番号 | ICD2010-7 |
| 巻番号（vol） | vol.110 |
| 号番号（no） | 9 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |