| 講演名 | 2009-12-15 冗長アルゴリズム逐次比較近似ADCでのコンパレータ・オフセットのデジタル補正技術(若手研究会) 小川 智彦, 松浦 達治, 小林 春夫, 高井 伸和, 堀田 正生, 傘 昊, |
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| 抄録(和) | この論文では,冗長アルゴリズムを用いることで逐次比較近似(SAR)ADCの低消費電力化を実現できる方式を提案する.そこではデジタル誤差補正を行うことでアナログ校正が不要になる.(1)冗長アルゴリズムSAR ADCで2つのダイナミック・コンパレータをもち,逐次比較のステップの前半で低消費電力・高ノイズ,後半で高消費電力・低ノイズのコンパレータを用いる.前半でのステップでのノイズによるコンパレータ誤判定,2つのコンパレータのオフセット・ミスマッチ間の影響は冗長アルゴリズムによるデジタル演算で補正できる.通常のSAR ADCの全てのステップで高消費電力・低ノイズのコンパレータを使用する場合に比べて低消費電力化が図れる. (2)低消費電力化が図れる電荷共有2進SAR ADCでは,コンパレータのオフセットによりADC全体の線形性が劣化する.ここでは冗長アルゴリズムSAR ADCを用いることでこのオフセットの影響がデジタル補正できることを示す(オフセットのアナログ校正は必要ない). (3)また(1), (2)を組み合わせて,ダイナミック・コンパレータ2個で電荷共有SAR ADCを冗長アルゴリズムを用いて実現することで,さらに低消費電力化する. |
| 抄録(英) | This paper describes techniques for creating a low-power SAR ADC with an error-correcting non-binary successive approximation algorithm : (1) We propose a non-binary SAR ADC with two dynamic comparators; a low-power high-noise comparator for the first conversion stages, and a second comparator with lower noise but higher power consumption for the last stages. Comparator decision errors - due to the high noise of the first conversion stages, and offset mismatch between the two comparators - are digitally corrected by the error-correcting non-binary successive approximation algorithm. (2) For realizing low power consumption, a charge-sharing SAR ADC using a binary successive approximation algorithm would be attractive. However the comparator offset in the ADC degrades the ADC linearity, and this offset is usually calibrated by an analog method. Here we propose a charge-sharing SAR ADC with an error-correcting non-binary algorithm, and with digital correction of comparator offset, so that analog calibration is not required. (3) We also propose a non-binary charge-sharing SAR ADC with two dynamic comparators, which is the combination of (1) and (2). This makes further low power implementation possible without analog calibration. |
| キーワード(和) | 逐次比較近似ADC / 比較器 / 低消費電力 / 冗長アルゴリズム / デジタル・アシスト・アナログ技術 |
| キーワード(英) | SAR ADC / Comparator / Low Power / Redundancy / Digitally-Assisted Analog Technology |
| 資料番号 | ICD2009-101 |
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| 研究会情報 | |
| 研究会 | ICD |
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| 開催期間 | 2009/12/7(から1日開催) |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
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| 本文の言語 | JPN |
| タイトル（和） | 冗長アルゴリズム逐次比較近似ADCでのコンパレータ・オフセットのデジタル補正技術(若手研究会) |
| サブタイトル（和） | |
| タイトル（英） | Non-binary SAR ADC with Digital Compensation for Comparator Offset Effects |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 逐次比較近似ADC / SAR ADC |
| キーワード(2)（和/英） | 比較器 / Comparator |
| キーワード(3)（和/英） | 低消費電力 / Low Power |
| キーワード(4)（和/英） | 冗長アルゴリズム / Redundancy |
| キーワード(5)（和/英） | デジタル・アシスト・アナログ技術 / Digitally-Assisted Analog Technology |
| 第 1 著者 氏名（和/英） | 小川 智彦 / Tomohiko OGAWA |
| 第 1 著者 所属（和/英） | 群馬大学大学院工学研究科電気電子工学専攻 Dept. of Electronic Engineering, Gunma University |
| 第 2 著者 氏名（和/英） | 松浦 達治 / Tatsuji MATSUURA |
| 第 2 著者 所属（和/英） | ルネサステクノロジ Renesas Technology Corp |
| 第 3 著者 氏名（和/英） | 小林 春夫 / Haruo KOBAYASHI |
| 第 3 著者 所属（和/英） | 群馬大学大学院工学研究科電気電子工学専攻 Dept. of Electronic Engineering, Gunma University |
| 第 4 著者 氏名（和/英） | 高井 伸和 / Nobukazu TAKAI |
| 第 4 著者 所属（和/英） | 群馬大学大学院工学研究科電気電子工学専攻 Dept. of Electronic Engineering, Gunma University |
| 第 5 著者 氏名（和/英） | 堀田 正生 / Masao HOTTA |
| 第 5 著者 所属（和/英） | 東京都市大学知識工学部情報ネットワーク工学科 Dept. of Information Network Engineering, Tokyo City University |
| 第 6 著者 氏名（和/英） | 傘 昊 / Hao SAN |
| 第 6 著者 所属（和/英） | 東京都市大学知識工学部情報ネットワーク工学科 Dept. of Information Network Engineering, Tokyo City University |
| 発表年月日 | 2009-12-15 |
| 資料番号 | ICD2009-101 |
| 巻番号（vol） | vol.109 |
| 号番号（no） | 336 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |