| 講演名 | 2009-12-14 CMOSデジタル回路における雑音発生のモデル化と実証(若手研究会) 藤本 大介, 松野 哲郎, 永田 真, |
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| 抄録(和) | 時分割寄生容量列(time-series charging of divided parasitic capacitance : TSDPC)モデルに基づいたCMOSデジタル回路の電源雑音発生をエミュレートする任意雑音発生回路(arbitrary noise generator : ANG)を提案する.プロトタイプは128ワードのSRAMによって容量値を任意設定可能な32セル×32セルの6ビットTSDPCセルアレイで,65nm1.2V CMOSテクノロジを用いて実装しサイズは2×2mm^2である.本回路を用いて,レジスタ列や演算装置などのロジックコアのデジタル雑音のエミュレーションを行い,電源,グラウンド,基板での雑音波形をオンチップモニタによって取得した. |
| 抄録(英) | An arbitrary noise generator (ANG) is based on time-series charging of divided parasitic capacitance (TSDPC) and emulates power supply noise generation in a CMOS digital circuit. A prototype ANG incorporates an array of 32×32 6-bit TSDPC cells along with a 128-word vector memory and occupies 2×2 mm^2 in a 65 nm 1.2 V CMOS technology. Digital noise emulation of functional logic cores such as register arrays and processing elements is demonstrated with chip-level waveform monitoring at power supply, ground, as well as substrate nodes. |
| キーワード(和) | TSDPCモデル / 電源雑音 |
| キーワード(英) | TSDPC model / Power supply noise |
| 資料番号 | ICD2009-82 |
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| 研究会情報 | |
| 研究会 | ICD |
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| 開催期間 | 2009/12/7(から1日開催) |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
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| 本文の言語 | JPN |
| タイトル（和） | CMOSデジタル回路における雑音発生のモデル化と実証(若手研究会) |
| サブタイトル（和） | |
| タイトル（英） | Modeling of power supply noise on CMOS digital circuits |
| サブタイトル（和） | |
| キーワード(1)（和/英） | TSDPCモデル / TSDPC model |
| キーワード(2)（和/英） | 電源雑音 / Power supply noise |
| 第 1 著者 氏名（和/英） | 藤本 大介 / Daisuke FUJIMOTO |
| 第 1 著者 所属（和/英） | 神戸大学 Kobe University |
| 第 2 著者 氏名（和/英） | 松野 哲郎 / Tetsuro MATSUNO |
| 第 2 著者 所属（和/英） | 神戸大学 Kobe University |
| 第 3 著者 氏名（和/英） | 永田 真 / Makoto NAGATA |
| 第 3 著者 所属（和/英） | 神戸大学 Kobe University |
| 発表年月日 | 2009-12-14 |
| 資料番号 | ICD2009-82 |
| 巻番号（vol） | vol.109 |
| 号番号（no） | 336 |
| ページ範囲 | pp.- |
| ページ数 | 4 |
| 発行日 | |