| 講演名 | 2009-12-14 3次元トランジスタを用いたシステムLSIのパターン面積の見積もり(若手研究会) 廣島 佑, 渡辺 重佳, |
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| 抄録(和) | FinFET,ダブルゲートなどの各種3次元トランジスタを用いて,代表的な論理回路である全加算器をNAND等の基本回路のみ,パスゲート,複合ゲートで設計した時の平面型に対するパターン面積縮小効果を見積もった.NAND等の基本回路のみで設計した平面型と比較して,複合ゲートで設計したFinFET,ダブルゲートトランジスタ,スタック型トランジスタがそれぞれ20.05%,18.39%,16.40%のパターン面積で設計することが可能である. |
| 抄録(英) | We designed 1 bit Full Adder with FinFET, Double-Gate transistor. FinFET, Double-Gate transistor, Stacked type transistor designed by composite gate can be reduced 20.05%, 18.39%, 16.40% compared with that using planar transistor designed by only NAND, Inverter. |
| キーワード(和) | FinFET / 独立したゲートを持つダブルゲートトランジスタ / スタック型3次元トランジスタ / 全加算器 / システムLSI |
| キーワード(英) | FinFET / Independent-gate controlled Double-Gate transistor / Stacked type 3D transistor / Full adder / system LSI |
| 資料番号 | ICD2009-78 |
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| 研究会情報 | |
| 研究会 | ICD |
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| 開催期間 | 2009/12/7(から1日開催) |
| 開催地（和） | |
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| テーマ（和） | |
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| 委員長氏名（和） | |
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| 副委員長氏名（英） | |
| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Integrated Circuits and Devices (ICD) |
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| 本文の言語 | JPN |
| タイトル（和） | 3次元トランジスタを用いたシステムLSIのパターン面積の見積もり(若手研究会) |
| サブタイトル（和） | |
| タイトル（英） | Reducing pattern area technology of 3D transistor for system LSI |
| サブタイトル（和） | |
| キーワード(1)（和/英） | FinFET / FinFET |
| キーワード(2)（和/英） | 独立したゲートを持つダブルゲートトランジスタ / Independent-gate controlled Double-Gate transistor |
| キーワード(3)（和/英） | スタック型3次元トランジスタ / Stacked type 3D transistor |
| キーワード(4)（和/英） | 全加算器 / Full adder |
| キーワード(5)（和/英） | システムLSI / system LSI |
| 第 1 著者 氏名（和/英） | 廣島 佑 / Yu Hiroshima |
| 第 1 著者 所属（和/英） | 湘南工科大学大学院電気情報工学専攻 Graduate School of Electrical and Information Engineering, Shonan Institute of Technology |
| 第 2 著者 氏名（和/英） | 渡辺 重佳 / Shigeyoshi Watanabe |
| 第 2 著者 所属（和/英） | 湘南工科大学大学院電気情報工学専攻 Graduate School of Electrical and Information Engineering, Shonan Institute of Technology |
| 発表年月日 | 2009-12-14 |
| 資料番号 | ICD2009-78 |
| 巻番号（vol） | vol.109 |
| 号番号（no） | 336 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |