| 講演名 | 2010-03-28 テスト容易な並列プレフィックス加算器の自動合成手法の検討(ディペンダブルシステム,組込み技術とネットワークに関するワークショップETNET2010) 藤井 真一, 高木 直史, |
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| 抄録(和) | 並列プレフィックス加算器の自動合成手法がさまざま提案されている.これらの研究では,合成時の制約として主に回路の面積や遅延が用いられている.近年,VLSI設計技術の進展により回路が大規模,複雑化し,テストコストの増大が問題となっている.そのため,テスト容易性を合成時に考慮することは有用であると考えられる.本稿では,遅延制約下で面積の小さいテスト容易な並列プレフィックス加算器の自動合成手法について検討する. |
| 抄録(英) | Previously, synthesis methods of parallel prefix adders have been proposed. These methods primarily use circuit area and delay constraints during synthesis. Recently, test cost of VLSI chip have increased because VLSI technology has developed to the large-scale and complexity circuit design. Therefore, it is useful that testability is considered for synthesis constraints. In this paper, we consider a synthesis method of testable parallel prefix adders in a small area under delay constraints. |
| キーワード(和) | 並列プレフィックス加算器 / テスト容易化設計 / 自動合成 |
| キーワード(英) | parallel prefix adders / design for testability / synthesis |
| 資料番号 | CPSY2009-93,DC2009-90 |
| 発行日 |
| 研究会情報 | |
| 研究会 | CPSY |
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| 開催期間 | 2010/3/19(から1日開催) |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Computer Systems (CPSY) |
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| 本文の言語 | JPN |
| タイトル（和） | テスト容易な並列プレフィックス加算器の自動合成手法の検討(ディペンダブルシステム,組込み技術とネットワークに関するワークショップETNET2010) |
| サブタイトル（和） | |
| タイトル（英） | A consideration of synthesis methods for easily testable parallel prefix adders |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 並列プレフィックス加算器 / parallel prefix adders |
| キーワード(2)（和/英） | テスト容易化設計 / design for testability |
| キーワード(3)（和/英） | 自動合成 / synthesis |
| 第 1 著者 氏名（和/英） | 藤井 真一 / Shinichi FUJII |
| 第 1 著者 所属（和/英） | 名古屋大学情報科学研究科 Department of Information Enginnering, Nagoya University / |
| 第 2 著者 氏名（和/英） | 高木 直史 / Naofumi TAKAGI |
| 第 2 著者 所属（和/英） | 名大 |
| 発表年月日 | 2010-03-28 |
| 資料番号 | CPSY2009-93,DC2009-90 |
| 巻番号（vol） | vol.109 |
| 号番号（no） | 474 |
| ページ範囲 | pp.- |
| ページ数 | 5 |
| 発行日 | |