| 講演名 | 2010-02-23 GaAsナノワイヤネットワークを主体としたコンパクトな再構成可能BDD論理回路の検討(ナノデバイスと回路応用,機能ナノデバイス及び関連技術) 白鳥 悠太, 三浦 健輔, 葛西 誠也, |
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| 抄録(和) | 半導体ナノワイヤネットワークを主体とした,再構成可能な二分決定グラフ(BDD)論理回路について述べる.この回路では,シャノン展開にもとづき一般化されたブール関数をグラフで表現し,そのグラフを物理ネットワーク上に直接実装する.回路の再構成は,プログラマブルスイッチを用いてナノワイヤの導通と非導通を電気的に制御することで行う.また,BDD回路は,関数をコンパクトに表現するグラフ構造にもとづいているため,一般的な再構成回路であるSi CMOSルックアップテーブルと比べて,素子数と面積を減らすことができる.エッチングにより形成したGaAsヘキサゴナルナノワイヤネットワーク上に,ショットキーラップゲートで構成したノードデバイスとSiN電荷トラップ層を用いたプログラマブルスイッチを集積化することで,2入力再構成回路を試作し,その正しい動作と動的な再構成を実証した. |
| 抄録(英) | We describe a reconfigurable binary-decision-diagram logic circuit based on Shannon's expansion of Boolean logic function and its graphical representation utilizing a semiconductor nanowire network. The circuit is reconfigured by using programmable switches that electrically connect and disconnect branches. This circuit has a compact structure with a small number of devices and a small circuit area compared with the conventional Si CMOS look-up table architecture. A two-input reconfigurable BDD circuit was fabricated on an etched GaAs nanowire network having hexagonal topology with Schottky wrap gates and SiN-based programmable switches. Its correct logic operation together with dynamic reconfiguration was successfully demonstrated. |
| キーワード(和) | 二分決定グラフ(BDD) / GaAsナノワイヤネットワーク / 再構成論理回路 |
| キーワード(英) | Binary Decision Diagram(BDD) / GaAs Nanowire Network / Reconfigurable Logic Circuit |
| 資料番号 | ED2009-208,SDM2009-205 |
| 発行日 |
| 研究会情報 | |
| 研究会 | ED |
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| 開催期間 | 2010/2/15(から1日開催) |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Electron Devices (ED) |
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| 本文の言語 | JPN |
| タイトル（和） | GaAsナノワイヤネットワークを主体としたコンパクトな再構成可能BDD論理回路の検討(ナノデバイスと回路応用,機能ナノデバイス及び関連技術) |
| サブタイトル（和） | |
| タイトル（英） | Compact Reconfigurable BDD Logic Circuits utilizing GaAs Nanowire Network |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 二分決定グラフ(BDD) / Binary Decision Diagram(BDD) |
| キーワード(2)（和/英） | GaAsナノワイヤネットワーク / GaAs Nanowire Network |
| キーワード(3)（和/英） | 再構成論理回路 / Reconfigurable Logic Circuit |
| 第 1 著者 氏名（和/英） | 白鳥 悠太 / Yuta SHIRATORI |
| 第 1 著者 所属（和/英） | 北海道大学大学院情報科学研究科および量子集積エレクトロニクス研究センター Graduate School of Information Science and Technology, and Research Center for Integrated Quantum Electronics, Hokkaido University |
| 第 2 著者 氏名（和/英） | 三浦 健輔 / Kensuke MIURA |
| 第 2 著者 所属（和/英） | 北海道大学大学院情報科学研究科および量子集積エレクトロニクス研究センター Graduate School of Information Science and Technology, and Research Center for Integrated Quantum Electronics, Hokkaido University |
| 第 3 著者 氏名（和/英） | 葛西 誠也 / Seiya KASAI |
| 第 3 著者 所属（和/英） | 北海道大学大学院情報科学研究科および量子集積エレクトロニクス研究センター:JSTさきがけ Graduate School of Information Science and Technology, and Research Center for Integrated Quantum Electronics, Hokkaido University:PRESTO JST |
| 発表年月日 | 2010-02-23 |
| 資料番号 | ED2009-208,SDM2009-205 |
| 巻番号（vol） | vol.109 |
| 号番号（no） | 422 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
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