| 講演名 | 2010-05-14 マルチFPGAプラットフォームFLOPS-2Dにおける演算パイプラインの実装(リコンフィギャラブル応用3) 森下 博和, 田舎片 健太, 長名 保範, 藤田 直行, 天野 英晴, |
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| 抄録(和) | 近年,航空機の部品設計のシミュレーションに,計算流体力学(CFD: Computational Fluid Dynamics)が用いられている.実用的なCFDアプリケーションであるUPACS(Unified Platform For Aerospace Computational Simulation)には,種々の解法を任意に選択できるという利点があり,汎用性が高いという特徴がある.本研究では,UPACSの主要サブルーチンの一つである乱流項における制度修正部(TMUSCL: Monotone Upstream-centerd Schemes for Conservation Laws)を我々が開発しているマルチFPGAシステム: FLOPS-2D(Flexibly Linkable Object for Programmable System)上に実装し,実機動作を確認した.FPGA上へ実装するにあたり,MUSCLのデータフローから作成した演算パイプラインは規模が大きいため,適切な点で2つに分割した.また,分割後の各回路にはRER(Resource Estimation and Re-configuration)というツールを用いて最適化を行った.結果として,演算順序やパイプライン構造を最適化することで,2枚のFLOPSボード間の通信を含んでも,約60%のパイプライン利用率を達成することができ,2.66GHzのIntel Core 2Duo上での実行に対して6.16-23.19倍の性能向上が確認された. |
| 抄録(英) | Recently, CFD has been attracted as a useful simulation method for aerocraft components. UPACS, one of the practical CFD packages, supports various selectability and has high versatility. In this work, a custom machine for efficient execution of MUSCL; a core function in UPACS was implemented on FLOPS-2D: Multi-FPGA reconfigurable system. To implement on FLOPS-2D, the deep and complicated arithmetic pipeline generated from MUSCL dataflow was divided into two FPGA boards, then each divided pipeline was optimized by a tuning tool called RER. With optimization of the order of operations and pipeline structure, about 60% utilization of the pipeline is achieved even by using serial links between two boards. The execution time is 6.16-23.19 times faster than that of the software on 2.66 GHz Intel Core 2 Duo processor. |
| キーワード(和) | マルチFPGAシステム / CFD / 高速化 |
| キーワード(英) | Multi-FPGA System / CFD / Acceleration |
| 資料番号 | RECONF2010-16 |
| 発行日 |
| 研究会情報 | |
| 研究会 | RECONF |
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| 開催期間 | 2010/5/6(から1日開催) |
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| テーマ（和） | |
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| 委員長氏名（和） | |
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| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Reconfigurable Systems (RECONF) |
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| 本文の言語 | JPN |
| タイトル（和） | マルチFPGAプラットフォームFLOPS-2Dにおける演算パイプラインの実装(リコンフィギャラブル応用3) |
| サブタイトル（和） | |
| タイトル（英） | Implementation of Arithmetic Pipeline on FLOPS-2D:Multi-FPGA Platform |
| サブタイトル（和） | |
| キーワード(1)（和/英） | マルチFPGAシステム / Multi-FPGA System |
| キーワード(2)（和/英） | CFD / CFD |
| キーワード(3)（和/英） | 高速化 / Acceleration |
| 第 1 著者 氏名（和/英） | 森下 博和 / Hirokazu MORISHITA |
| 第 1 著者 所属（和/英） | 慶応義塾大学理工学部情報工学科 Department of Computer Science, Keio University |
| 第 2 著者 氏名（和/英） | 田舎片 健太 / Kenta INAKAGATA |
| 第 2 著者 所属（和/英） | 慶応義塾大学理工学部情報工学科 Department of Computer Science, Keio University |
| 第 3 著者 氏名（和/英） | 長名 保範 / Yasunori OSANA |
| 第 3 著者 所属（和/英） | 成蹊大学理工学部情報科学科 Department of Computer and Information Science, Seikei University |
| 第 4 著者 氏名（和/英） | 藤田 直行 / Naoyuki FUJITA |
| 第 4 著者 所属（和/英） | 宇宙航空研究開発機構研究開発本部 Aerospace Research and Development Directorate Japan Aerospace Exploration Agency |
| 第 5 著者 氏名（和/英） | 天野 英晴 / Hideharu AMANO |
| 第 5 著者 所属（和/英） | 慶応義塾大学理工学部情報工学科 Department of Computer Science, Keio University |
| 発表年月日 | 2010-05-14 |
| 資料番号 | RECONF2010-16 |
| 巻番号（vol） | vol.110 |
| 号番号（no） | 32 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |