| 講演名 | 2010-05-13 SRAM型FPGA上の実装回路におけるソフトエラー耐性評価手法の一検討(高信頼化技術・設計技術) 木村 剛士, 甲斐 統貴, 堤 喜章, 尼崎 太樹, 久我 守弘, 末吉 敏則, |
|---|---|
| PDFダウンロードページ |  PDFダウンロードページへ |
| 抄録(和) | SRAM型FPGA(Field Programmable Gate Array)は高い柔軟性を持つ反面,ソフトエラーの影響を受け回路故障を引き起こす恐れがある.また,半導体プロセスの微細化に伴いソフトエラーの発生頻度が増加することから,高信頼設計の必要性が高まっている.これに伴い,高信頼設計の有効性を示すための信頼性評価手法が重要化している.現在の信頼性評価は,再構成を用いて擬似ソフトエラーを注入し,その出力を観測する手法が一般的である.しかし,ソフトエラー注入のたびに回路の再構成が必要になるため,現実的な時間で評価を行えない.著者らは,SRAM型FPGAに実装された回路のソフトエラー耐性評価と評価時間の削減を目的とし,ソフトエラー耐性を評価するシステムを構築した.16ビットの加算器と乗算器に対してフレーム単位の部分再構成を用いてソフトエラー耐性評価を行った.結果から,フレーム単位の部分再構成により評価時間を大幅に削減できるとともに,FPGAのソフトエラー耐性についてのデータを得ることができた. |
| 抄録(英) | SRAM-based field programmable gate arrays(FPGAs)are vulnerable to a single event upset(SEU), which is induced by radiation effect. Therefore, the importance of the dependable implementation technique is increasing, and the accurate dependability analysis method is required in order to demonstrate their dependability. Most of present analysis technique is performed by using dynamic partial reconfiguration to emulate the soft-error. However, it takes long time to analyze the dependability because it requires many times of reconfiguration to complete the soft-error injection. In the present paper, we construct the soft-error estimation system to analyze the reliability and to reduce the estimation time. As a result of our experimentation for 16 bits full-adder and multiplier, we can estimate the dependability of implemented system. Moreover, the constructed system can reduce the estimation time. |
| キーワード(和) | ソフトエラー / 部分再構成 / SEU / 自己テスト |
| キーワード(英) | soft error / partial reconfiguration / SEU / self test |
| 資料番号 | RECONF2010-7 |
| 発行日 |
| 研究会情報 | |
| 研究会 | RECONF |
|---|---|
| 開催期間 | 2010/5/6(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
| 委員長氏名（英） | |
| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Reconfigurable Systems (RECONF) |
|---|---|
| 本文の言語 | JPN |
| タイトル（和） | SRAM型FPGA上の実装回路におけるソフトエラー耐性評価手法の一検討(高信頼化技術・設計技術) |
| サブタイトル（和） | |
| タイトル（英） | A Case Study of Evaluation Technique for Soft Error Tolerance on SRAMs-based FPGAs |
| サブタイトル（和） | |
| キーワード(1)（和/英） | ソフトエラー / soft error |
| キーワード(2)（和/英） | 部分再構成 / partial reconfiguration |
| キーワード(3)（和/英） | SEU / SEU |
| キーワード(4)（和/英） | 自己テスト / self test |
| 第 1 著者 氏名（和/英） | 木村 剛士 / Tsuyoshi KIMURA |
| 第 1 著者 所属（和/英） | 熊本大学大学院自然科学研究科 Graduate School of Science and Technology, Kumamoto University |
| 第 2 著者 氏名（和/英） | 甲斐 統貴 / Noritaka KAI |
| 第 2 著者 所属（和/英） | 熊本大学大学院自然科学研究科 Graduate School of Science and Technology, Kumamoto University |
| 第 3 著者 氏名（和/英） | 堤 喜章 / Yoshiaki TSUTSUMI |
| 第 3 著者 所属（和/英） | 熊本大学大学院自然科学研究科 Graduate School of Science and Technology, Kumamoto University |
| 第 4 著者 氏名（和/英） | 尼崎 太樹 / Motoki AMAGASAKI |
| 第 4 著者 所属（和/英） | 熊本大学大学院自然科学研究科 Graduate School of Science and Technology, Kumamoto University |
| 第 5 著者 氏名（和/英） | 久我 守弘 / Morihiro KUGA |
| 第 5 著者 所属（和/英） | 熊本大学大学院自然科学研究科 Graduate School of Science and Technology, Kumamoto University |
| 第 6 著者 氏名（和/英） | 末吉 敏則 / Toshinori SUEYOSHI |
| 第 6 著者 所属（和/英） | 熊本大学大学院自然科学研究科 Graduate School of Science and Technology, Kumamoto University |
| 発表年月日 | 2010-05-13 |
| 資料番号 | RECONF2010-7 |
| 巻番号（vol） | vol.110 |
| 号番号（no） | 32 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |