| 講演名 | 2010-05-13 FeRAMを用いた不揮発リコンフィギャラブルロジックデバイスの試作(リコンフィギャラブルアーキテクチャ) 古賀 正紘, 飯田 全広, 尼崎 太樹, 市田 喜信, 佐治 満朗, 飯田 淳, 末吉 敏則, |
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| 抄録(和) | FPGAのようなRLDは製造後に実装する回路を変更できる利点を持つが,組込みシステム向けのSystem on Chip(SoC)で用いるためには消費電力が問題となっている.消費電力削減技術の1つにパワーゲートがある.しかしSRAMを用いたRLDの場合,コンフィグレーションメモリやFFのデータを退避させる必要があるため,適応することは難しい.本論文では,我々が開発したFerroelectric random access memory(FeRAM)ベースのRLDについて述べる.チップは論理ブロックに粒度可変論理セル(VGLC)を,コンフィグレーションメモリには不揮発FlipFlopを用いた.不揮発FFはFeRAMとFF,そしてコントロール回路から構成される.不揮発FFはチップの電源の投入/遮断を検知し,FFとFeRAM間でデータを自動で退避/復帰する.データの退避/復帰に必要な時間は1ms以下となり,総面積は18×18の論理ブロックを実装して54.76mm^2となった. |
| 抄録(英) | An advantage of a RLD such as an FPGA is that it can be customized after being manufactured. However, there is a problem related to standby power when using it in SoC used in embedded systems. Power gating, which is one of the power reduction techniques, is difficult to use in SRAM-based RLDs because of the high overhead and SRAM being volatile. In this paper, we describe a chip that we developed - a reconfigurable logic chip based on FeRAM technology. The chip uses a variable grain logic cell as a logic block. A NV-FF(Non-Volatile FlipFlop), which contains FeRAM, a FF, and power-gating control circuits, is used as configuration memory. The NV-FF can transmit data between FeRAM and FF automatically when power to the chip is turned off/on. The hibernate/restore time is less than 1 ms. The chip has 18 × 18 logic blocks and an area of 54.76 mm^2. |
| キーワード(和) | チップ試作 / リコンフィギャラブルロジック / 不揮発メモリ / パワーゲーティング |
| キーワード(英) | Prototype / Reconfigurable logic / Power gating / Non-volatile memory |
| 資料番号 | RECONF2010-5 |
| 発行日 |
| 研究会情報 | |
| 研究会 | RECONF |
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| 開催期間 | 2010/5/6(から1日開催) |
| 開催地（和） | |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Reconfigurable Systems (RECONF) |
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| 本文の言語 | JPN |
| タイトル（和） | FeRAMを用いた不揮発リコンフィギャラブルロジックデバイスの試作(リコンフィギャラブルアーキテクチャ) |
| サブタイトル（和） | |
| タイトル（英） | First Prototype Chip of a Non-Volatile Reconfigurable Logic using FeRAM Cells |
| サブタイトル（和） | |
| キーワード(1)（和/英） | チップ試作 / Prototype |
| キーワード(2)（和/英） | リコンフィギャラブルロジック / Reconfigurable logic |
| キーワード(3)（和/英） | 不揮発メモリ / Power gating |
| キーワード(4)（和/英） | パワーゲーティング / Non-volatile memory |
| 第 1 著者 氏名（和/英） | 古賀 正紘 / Masahiro KOGA |
| 第 1 著者 所属（和/英） | 熊本大学大学院自然科学研究科 Graduate School of Science and Technology, Kumamoto University |
| 第 2 著者 氏名（和/英） | 飯田 全広 / Masahiro IIDA |
| 第 2 著者 所属（和/英） | 熊本大学大学院自然科学研究科 Graduate School of Science and Technology, Kumamoto University |
| 第 3 著者 氏名（和/英） | 尼崎 太樹 / Motoki AMAGASAKI |
| 第 3 著者 所属（和/英） | 熊本大学大学院自然科学研究科 Graduate School of Science and Technology, Kumamoto University |
| 第 4 著者 氏名（和/英） | 市田 喜信 / Yoshinobu ICHIDA |
| 第 4 著者 所属（和/英） | ローム株式会社 KTC LSI Development Headquarters, ROHM Co., Ltd. |
| 第 5 著者 氏名（和/英） | 佐治 満朗 / Mitsuro SAJI |
| 第 5 著者 所属（和/英） | ローム株式会社 KTC LSI Development Headquarters, ROHM Co., Ltd. |
| 第 6 著者 氏名（和/英） | 飯田 淳 / Jun IIDA |
| 第 6 著者 所属（和/英） | ローム株式会社横浜テクノロジセンター LSI Development Headquarters, ROHM Co., Ltd. |
| 第 7 著者 氏名（和/英） | 末吉 敏則 / Toshinori SUEYOSHI |
| 第 7 著者 所属（和/英） | 熊本大学大学院自然科学研究科 Graduate School of Science and Technology, Kumamoto University |
| 発表年月日 | 2010-05-13 |
| 資料番号 | RECONF2010-5 |
| 巻番号（vol） | vol.110 |
| 号番号（no） | 32 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |