| 講演名 | 2009-12-04 各種暗号処理に適した2入力LUTアレイ型プログラマブルロジックアーキテクチャの検討(HPCとアーキテクチャ,デザインガイア2009 VLSI設計の新しい大地) 中西 愛, 石橋 宏太, 黒川 悠一朗, 藤野 毅, |
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| 抄録(和) | ネットワークに接続された,情報家電機器やモバイル機器で安全な通信を行い,著作権のあるデジタルコンテンツを再生するためには,高速かつ低コスト・低消費電力で,各種の共通鍵ブロック暗号処理を処理することが必要である.これらの機器に搭載されている処理能力の低いCPUを用いたソフトウェア処理では,高速な暗号処理は困難である.一方,ASICで実装した専用暗号処理回路は,高速で低消費電力であるが,様々な暗号処理に対応するためには多くの暗号回路を実装することが必要となり,新しい暗号アルゴリズムへの対応が困難である.そこで,我々は構成情報を変化させることで様々な共通鍵ブロック暗号方式に対応できるプログラマブルロジックの検討を行った.本プログラマブルロジックは,暗号処理に最適化されており,EXOR演算やビットシフトなどのビットワイズ演算を実行できる2入力LUTアレイePLXcryptと,SBox演算などの換字処理を処理する専用メモリMEMcryptから構成されている.ePLXcryptは,当研究室で研究してきたプログラマブルロジックデバイスePLXを暗号処理に専用化することで面積を削減する検討を行った.MEMcryptは,モード切替によって,DES・AES暗号のSBox演算に共通で利用できるメモリをverilogHDLで設計し,ModelSimで検証シミュレーションを行った.同時に0.18μmCMOSプロセスを使用してSRAMセルのレイアウトを行って実装面積を見積もり,論理合成を使用したASIC実装結果との面積比較の結果を報告する. |
| 抄録(英) | Various kinds of block ciphers must be supported in order to communicate safely in computer networks by using the consumer electric appliances or the mobile devices. The high-speed encryption cannot be realized by the software implementation on low-performance CPU. The dedicated encryption hardware in the ASIC represents high performance, however, the handling of newly-developed cipher algorithm is difficult. In this study, we examined the novel programmable logic architecture which supports various kinds of cipher algorism by changing configuration data. This programmable logic architecture composed of two components; one is the ePLXcrypt which calculate bit-wise operation, the other is the MEMcrypt which calculate S-Box operation. The ePLXcrypt is modified for cipher processing from the conventional ePLX architecture in order to reduce macro area. The MEMcrypt, which calculate SBox procedure in DES and AES cipher, is designed by verilog HDL, and verified by Modelsim. The area estimation of MEMcrypt is also carried out by SRAM cell layout using 0.18 um CMOS process. We investigated the MEMcrypt area by comparing the chip area estimation derived from logic synthesis. |
| キーワード(和) | プログラマブルデバイス / LUTマトリクス / 暗号回路 |
| キーワード(英) | programmable device / LUT matrix / encryption circuit |
| 資料番号 | RECONF2009-49 |
| 発行日 |
| 研究会情報 | |
| 研究会 | RECONF |
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| 開催期間 | 2009/11/26(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Reconfigurable Systems (RECONF) |
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| 本文の言語 | JPN |
| タイトル（和） | 各種暗号処理に適した2入力LUTアレイ型プログラマブルロジックアーキテクチャの検討(HPCとアーキテクチャ,デザインガイア2009 VLSI設計の新しい大地) |
| サブタイトル（和） | |
| タイトル（英） | A Study of two input LUT array type programmable logic architecture for cryptographic processing |
| サブタイトル（和） | |
| キーワード(1)（和/英） | プログラマブルデバイス / programmable device |
| キーワード(2)（和/英） | LUTマトリクス / LUT matrix |
| キーワード(3)（和/英） | 暗号回路 / encryption circuit |
| 第 1 著者 氏名（和/英） | 中西 愛 / Ai NAKANISHI |
| 第 1 著者 所属（和/英） | 立命館大学院理工学研究科 Graduate School of Science and Engineering, Ritsumeikan University |
| 第 2 著者 氏名（和/英） | 石橋 宏太 / Kouta ISHIBASHI |
| 第 2 著者 所属（和/英） | 立命館大学院理工学研究科 Graduate School of Science and Engineering, Ritsumeikan University |
| 第 3 著者 氏名（和/英） | 黒川 悠一朗 / Yuuichirou KUROKAWA |
| 第 3 著者 所属（和/英） | 立命館大学院理工学研究科 Graduate School of Science and Engineering, Ritsumeikan University |
| 第 4 著者 氏名（和/英） | 藤野 毅 / Takeshi FUJINO |
| 第 4 著者 所属（和/英） | 立命館大学理工学部 Faculty of Science and Engineering, Ritsumeikan University |
| 発表年月日 | 2009-12-04 |
| 資料番号 | RECONF2009-49 |
| 巻番号（vol） | vol.109 |
| 号番号（no） | 320 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
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