講演名 2009-12-03
サイドチャネル攻撃対策手法の評価環境の構築(セキュリティ応用,デザインガイア2009 VLSI設計の新しい大地)
片下 敏宏, 堀 洋平, 佐藤 証,
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抄録(和) 安全性が理論的に検証された暗号アルゴリズムであっても,実装の不備を突く物理的な攻撃によって秘密情報が漏洩する危険性がある.このような物理的な攻撃の1つに,暗号を実装したハードウェアの発生する消費電力や電磁波などから内部の秘密情報を非破壊的に解析するサイドチャネル攻撃が挙げられる.我々はこれまでにサイドチャネル攻撃に対する安全性の評価実験のための標準評価FPGA(Field Programmable Gate Array)ボードを開発し研究機関への配布を行ってきた.近年ではサイドチャネル攻撃への対策の研究が盛んに行われているが,対策により回路規模は2倍以上増大することから,実装評価により大きなハードウェア容量が必要となっている.そこで,サイドチャネル攻撃対策を施した回路の実装評価に向け,より大きなハードウェア容量を持つFPGAを搭載する標準評価ボードSASEBO-GIIの開発を行った.本論文ではSASEBO-GIIの機能について詳解し,さらに,電力波形の測定や回路規模の評価を行い,従来のボードと比較することで,その有効性を検証した.
抄録(英) Cryptography used widely in electronic products is evaluated in terms of computationally-secure, however there is vulnerability of hardware modules to physical attacks by defective implementation of the cryptographic algorithm. Side-channel attacks, which are categorized as noninvasive physical attacks, are considered serious threats to cryptographic modules, and countermeasures and evaluation methods are researched. We have developed and distributed standard evaluation FPGA boards for Side-channel attack evaluation. We have also implemented several AES circuits with DPA countermeasures on the FPGA boards, although the countermeasures require at least 2 times as many logic gates as general AES circuit. The logic capacity of the board is not sufficient for the implementation of more advanced research. In this paper, we develop a new evaluation board in order to improve the functionality of the device. We evaluate the logic capacity and the analog characteristics for side-channel attack experiments and logic capability for countermeasure circuit by comparing between previous and new boards.
キーワード(和) サイドチャネル攻撃 / 安全性評価環境 / 暗号回路 / FPGA
キーワード(英) FPGA / Cryptography / Side-channel attack / Standard evaluation environment
資料番号 RECONF2009-46
発行日

研究会情報
研究会 RECONF
開催期間 2009/11/26(から1日開催)
開催地(和)
開催地(英)
テーマ(和)
テーマ(英)
委員長氏名(和)
委員長氏名(英)
副委員長氏名(和)
副委員長氏名(英)
幹事氏名(和)
幹事氏名(英)
幹事補佐氏名(和)
幹事補佐氏名(英)

講演論文情報詳細
申込み研究会 Reconfigurable Systems (RECONF)
本文の言語 JPN
タイトル(和) サイドチャネル攻撃対策手法の評価環境の構築(セキュリティ応用,デザインガイア2009 VLSI設計の新しい大地)
サブタイトル(和)
タイトル(英) Development of Standard Evaluation Environment for Side-channel Attacks and Countermeasures
サブタイトル(和)
キーワード(1)(和/英) サイドチャネル攻撃 / FPGA
キーワード(2)(和/英) 安全性評価環境 / Cryptography
キーワード(3)(和/英) 暗号回路 / Side-channel attack
キーワード(4)(和/英) FPGA / Standard evaluation environment
第 1 著者 氏名(和/英) 片下 敏宏 / Toshihiro KATASHITA
第 1 著者 所属(和/英) 産業技術総合研究所情報セキュリティ研究センター
Research Center for Information Security, National Institute of Advanced Industrial Science and Technology
第 2 著者 氏名(和/英) 堀 洋平 / Yohei HORI
第 2 著者 所属(和/英) 中央大学研究開発機構
Research and Development Initiative, Chuo University
第 3 著者 氏名(和/英) 佐藤 証 / Akashi SATOH
第 3 著者 所属(和/英) 産業技術総合研究所情報セキュリティ研究センター
Research Center for Information Security, National Institute of Advanced Industrial Science and Technology
発表年月日 2009-12-03
資料番号 RECONF2009-46
巻番号(vol) vol.109
号番号(no) 320
ページ範囲 pp.-
ページ数 6
発行日