| 講演名 | 2009-12-03 SRAM型FPGAの部分再構成によるエラー訂正手法の一検討(回路構築手法・光再構成デバイス,デザインガイア2009 VLSI設計の新しい大地) 甲斐 統貴, 堤 喜章, 尼崎 太樹, 久我 守弘, 末吉 敏則, |
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| 抄録(和) | SRAM型FPGA(Field Programmable Gate Array)は再構成可能な利点から様々な分野で使用され始めている.しかし,SEUs(Single Event Upsets)によりメモリの値が反転し,回路情報が書き変わりエラーが起こる恐れを含んでいる.本論文では,FPGAの特徴である再構成に着目し,フレーム単位部分再構成を用いたエラー訂正手法を提案する.フレーム単位部分再構成は,一部のフレームを動的に再構成する手法である.しかし,フレーム単位部分再構成は,現状でXilinx社が提供するEDAツールでは対応しておらず,実現可能か不明である.本論文では,フレーム単位部分再構成の実現のために,組合せ回路と順序回路における検証実験を行う.その結果,組合せ回路ではエラー訂正を行えることが確認できた.順序回路では,再構成直前のFlip-Flopの値を保持したまま,回路構成を復旧できることが確認できた. |
| 抄録(英) | The present paper describes an error correction technique for SRAM-based Field Programmable Gate Arrays(FPGAs)using the partial reconfiguration, which can handle the effects of Single Event Upsets(SEUs). We propose the error correction method using Frame-based partial reconfiguration from the configuration data of the FPGA. Although the only frame which affected SEU is reconfigured by using this method, this method is not supported officially on Xilinx EDA tools. The present study shows validity of frame-based partial reconfiguration method about combinational circuits and sequential circuits. As a result, the errors in combinational circuits and sequential circuits are corrected by using frame-based partial reconfiguration. In the case of sequential circuit, flip-flop stored adjacent data when frame-based partial reconfiguration. |
| キーワード(和) | FPGA / 部分再構成 / フレーム / エラー訂正 / SEU |
| キーワード(英) | FPGA / partial reconfiguration / frame / error correction / SEU |
| 資料番号 | RECONF2009-41 |
| 発行日 |
| 研究会情報 | |
| 研究会 | RECONF |
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| 開催期間 | 2009/11/26(から1日開催) |
| 開催地（和） | |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Reconfigurable Systems (RECONF) |
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| 本文の言語 | JPN |
| タイトル（和） | SRAM型FPGAの部分再構成によるエラー訂正手法の一検討(回路構築手法・光再構成デバイス,デザインガイア2009 VLSI設計の新しい大地) |
| サブタイトル（和） | |
| タイトル（英） | A Case Study of Error Correction Technique for SRAM-based FPGA using the Partial Reconfiguration |
| サブタイトル（和） | |
| キーワード(1)（和/英） | FPGA / FPGA |
| キーワード(2)（和/英） | 部分再構成 / partial reconfiguration |
| キーワード(3)（和/英） | フレーム / frame |
| キーワード(4)（和/英） | エラー訂正 / error correction |
| キーワード(5)（和/英） | SEU / SEU |
| 第 1 著者 氏名（和/英） | 甲斐 統貴 / Noritaka KAI |
| 第 1 著者 所属（和/英） | 熊本大学大学院自然科学研究科 Graduate School of Science and Technology, Kumamoto University |
| 第 2 著者 氏名（和/英） | 堤 喜章 / Yoshiaki TSUTSUMI |
| 第 2 著者 所属（和/英） | 熊本大学大学院自然科学研究科 Graduate School of Science and Technology, Kumamoto University |
| 第 3 著者 氏名（和/英） | 尼崎 太樹 / Motoki AMAGASAKI |
| 第 3 著者 所属（和/英） | 熊本大学大学院自然科学研究科 Graduate School of Science and Technology, Kumamoto University |
| 第 4 著者 氏名（和/英） | 久我 守弘 / Morihiro KUGA |
| 第 4 著者 所属（和/英） | 熊本大学大学院自然科学研究科 Graduate School of Science and Technology, Kumamoto University |
| 第 5 著者 氏名（和/英） | 末吉 敏則 / Toshinori SUEYOSHI |
| 第 5 著者 所属（和/英） | 熊本大学大学院自然科学研究科 Graduate School of Science and Technology, Kumamoto University |
| 発表年月日 | 2009-12-03 |
| 資料番号 | RECONF2009-41 |
| 巻番号（vol） | vol.109 |
| 号番号（no） | 320 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |