| 講演名 | 2010-06-10 8x8 MIMO-OFDM受信機におけるパイプライン型MMSE検出器のLSI設計(スマートパーソナルシステム,一般) 中川 大輔, 吉澤 真吾, 宮永 喜一, |
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| 抄録(和) | 本研究では8x8 MIMO-OFDMにおいてストラッセン方式行列乗算および逆行列計算を用いたパイプライン処理型MMSE検出器回路を提案する.MIMO-OFDM受信機におけるMIMO検出は,サブキャリア毎の検出を実時間で処理することが要求される.線形検出や順次復号を用いた4x4 MIMO検出器が設計されているが,高速無線通信を実現するために,空間ストリームが増加した場合,より大規模なMIMOチャネル行列を扱う必要がある.提案回路は以前設計した4x4 MIMO検出器を元に,行列の共役対象部分を繰り返し利用した回路の省面積化ならびSystem Verilogを用いたデータバス記述の簡単化を行った.MMSE検出回路をCMOS90nmプロセス上に実装したときの処理遅延,回路面積,消費電力を評価したのでその結果も合わせて報告する. |
| 抄録(英) | This report presents a piplined MMSE detection using Strassen's algorithms of matrix inversion and multiplication in a 8x8 MIMO-OFDM. MIMO detection imposes a real-time operation on the detection of each subcarrier. 4x4 MIMO detector using linear detector, ordered successive interference cancellation have been presented. But it is required to use more large MIMO channel matrix in cases of increase space stream number because of realization of a high-speed wireless communication. The proposed circuit achieve reduction of circuit area using conjugate symmetry of matrix and simplification of data bus description for System Verilog. The designed circuit has been implemented to a 90-nm CMOS process and evaluated in processing latency, circuit area, and power consumption. |
| キーワード(和) | MIMO-OFDM / MIMOデコーダ / MMSE検出 / VLSIアーキテクチャ |
| キーワード(英) | MIMO-OFDM / MIMO Decoder / MMSE Detection / VLSI Architecture |
| 資料番号 | SIS2010-4 |
| 発行日 |
| 研究会情報 | |
| 研究会 | SIS |
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| 開催期間 | 2010/6/3(から1日開催) |
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| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Smart Info-Media Systems (SIS) |
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| 本文の言語 | JPN |
| タイトル（和） | 8x8 MIMO-OFDM受信機におけるパイプライン型MMSE検出器のLSI設計(スマートパーソナルシステム,一般) |
| サブタイトル（和） | |
| タイトル（英） | LSI Design of a Pipelined MMSE Detector Using Strassen Algorithm for 8x8 MIMO-OFDM Receiver |
| サブタイトル（和） | |
| キーワード(1)（和/英） | MIMO-OFDM / MIMO-OFDM |
| キーワード(2)（和/英） | MIMOデコーダ / MIMO Decoder |
| キーワード(3)（和/英） | MMSE検出 / MMSE Detection |
| キーワード(4)（和/英） | VLSIアーキテクチャ / VLSI Architecture |
| 第 1 著者 氏名（和/英） | 中川 大輔 / Daisuke NAKAGAWA |
| 第 1 著者 所属（和/英） | 北海道大学大学院情報科学研究科 Graduate School of Information Science and Technology, Hokkaido University |
| 第 2 著者 氏名（和/英） | 吉澤 真吾 / Shingo YOSHIZAWA |
| 第 2 著者 所属（和/英） | 北海道大学大学院情報科学研究科 Graduate School of Information Science and Technology, Hokkaido University |
| 第 3 著者 氏名（和/英） | 宮永 喜一 / Yoshikazu MIYANAGA |
| 第 3 著者 所属（和/英） | 北海道大学大学院情報科学研究科 Graduate School of Information Science and Technology, Hokkaido University |
| 発表年月日 | 2010-06-10 |
| 資料番号 | SIS2010-4 |
| 巻番号（vol） | vol.110 |
| 号番号（no） | 74 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |