| 講演名 | 2010-04-13 リアクティブ遅延モデルに基づく高精度非同期ネットワークオンチップシミュレーション手法(ディペンダブルシステム,ディペンダブルコンピューティングシステム及び一般) 船崎 智義, 鬼沢 直哉, 松本 敦, 羽生 貴弘, |
|---|---|
| PDFダウンロードページ |  PDFダウンロードページへ |
| 抄録(和) | 同期式Network-on-Chip(NoC)の高精度シミュレーション手法としては,サイクルベースでの評価が一般的に用いられている.しかしながら,非同期式通信を用いたNoCでは,その動作がクロック制御によらないため,サイクルベースシミュレーションを用いて正しく評価をすることが難しい.そこで,本稿では,非同期式回路をリアクティブ遅延モジュールを用いてモデル化する.提案する遅延モジュールでは,遅延モジュールの入力信号によって,与えられる遅延時間が変化するため,非同期式回路のハンドシェイク動作と各素子ごとの異なる遅延時間を反映することが可能である.結果として,高精度な非同期NoCの性能評価を,サイクルベースシミュレーションと同程度の時間で実現できることを示す. |
| 抄録(英) | A performance-evaluation simulator, such as a cycle-accurate simulator, is a key tool for exploring appropriate asynchronous Network-on-Chip(NoC)architectures in early stages of VLSI design, but its accuracy is insufficient in practical VLSI implementation. In this paper, a highly accurate performance-evaluation simulator based on a reactive delay model is proposed for implementing an appropriate asynchronous NoC system. While the unit delay between circuit blocks at every pipeline stage is constant in the conventional cycle-accurate simulator, which causes poor accuracy, the unit delay between circuit blocks in the proposed approach is determined independently by its desirable logic function. The use of this "reactive delay" model makes it accurate to simulate asynchronous NoC systems. As a design example, a 16-core asynchronous Spidergon NoC system is simulated by the conventional cycle-accurate and the proposed simulator whose results, such as latency and throughput, are validated with a highly precise transistor-level simulation result. As a result, the proposed simulator achieves almost the same accuracy as one of the transistor-level simulators with the simulation speed comparable to the cycle-accurate simulator. |
| キーワード(和) | ネットワークオンチップ / 非同期式回路 / QDI仮定 |
| キーワード(英) | Network-on-Chip / Asynchronous Circuits / Quasi Delay Insensitive |
| 資料番号 | CPSY2010-3,DC2010-3 |
| 発行日 |
| 研究会情報 | |
| 研究会 | DC |
|---|---|
| 開催期間 | 2010/4/6(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
| 委員長氏名（英） | |
| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Dependable Computing (DC) |
|---|---|
| 本文の言語 | JPN |
| タイトル（和） | リアクティブ遅延モデルに基づく高精度非同期ネットワークオンチップシミュレーション手法(ディペンダブルシステム,ディペンダブルコンピューティングシステム及び一般) |
| サブタイトル（和） | |
| タイトル（英） | Accurate Asynchronous Network-on-Chip Simulation Based on Reactive Delay Model |
| サブタイトル（和） | |
| キーワード(1)（和/英） | ネットワークオンチップ / Network-on-Chip |
| キーワード(2)（和/英） | 非同期式回路 / Asynchronous Circuits |
| キーワード(3)（和/英） | QDI仮定 / Quasi Delay Insensitive |
| 第 1 著者 氏名（和/英） | 船崎 智義 / Tomoyoshi FUNAZAKI |
| 第 1 著者 所属（和/英） | 東北大学電気通信研究所 Research Institute of Electrical Communication, Tohoku University |
| 第 2 著者 氏名（和/英） | 鬼沢 直哉 / Naoya ONIZAWA |
| 第 2 著者 所属（和/英） | 東北大学電気通信研究所 Research Institute of Electrical Communication, Tohoku University |
| 第 3 著者 氏名（和/英） | 松本 敦 / Atsushi MATSUMOTO |
| 第 3 著者 所属（和/英） | 東北大学電気通信研究所 Research Institute of Electrical Communication, Tohoku University |
| 第 4 著者 氏名（和/英） | 羽生 貴弘 / Takahiro HANYU |
| 第 4 著者 所属（和/英） | 東北大学電気通信研究所 Research Institute of Electrical Communication, Tohoku University |
| 発表年月日 | 2010-04-13 |
| 資料番号 | CPSY2010-3,DC2010-3 |
| 巻番号（vol） | vol.110 |
| 号番号（no） | 3 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |