| 講演名 | 2010-02-15 TEGチップのデジタル測定によるオープン故障のモデル化の検討(故障モデル・故障許容・故障診断,VLSI設計とテスト及び一般) 堤 利幸, 刈谷 泰由紀, 山崎 浩二, 橋爪 正樹, 四柳 浩之, 高橋 寛, 樋上 喜信, 高松 雄三, |
|---|---|
| PDFダウンロードページ |  PDFダウンロードページへ |
| 抄録(和) | LSIの微細化に伴い,LSIテストにおけるオープン故障への対策の重要性が増してきている.しかし,オープン故障の実用的なモデル化はいまだなされていない.そこで,我々はオープン故障を組み込んだTEG(Test Element Group)チップを作製し,その測定データに基づいたオープン故障のモデル化に取り組んでいる.本稿では,オープン故障のモデル化の検討を行う.TEGチップのデジタル測定データから,RCGA(実数値遺伝的アルゴリズム)を用いて近接信号線が故障信号線へ与える影響度の強さを算出する手法を提案する.RCGAを用いたデジタルデータに基づくモデル式は,TEGチップ内の構造におけるオープン故障信号線の論理値をほぼ模擬可能であること,および構造を仮定しない場合でも同様に高い性能が得られることを示す.また,提案する手法によって得た近接信号線の強さを平均化することによりモデルの簡易化を試み,有効性を確認した. |
| 抄録(英) | Countermeasures against an open fault in LSI testing become more important with advancement of LSI process technology. However, a practicable modeling of the open fault has not been performed yet. So, we have fabricated TEG(Test Element Group)chips into which open defects is intentionally built, and then we research on modeling the open fault based on the measurement data of the TEG chips. In this paper, modeling of the open fault is considered. A technique to calculate the influence of adjacent lines on the faulty line based on digital measurement data of the TEG chips using RCGA(Real-Coded Genetic Algorithm)is proposed. The proposed model based on the digital measurement using RCGA can mostly simulate the logical value of the line with open fault, and shows high quality without considering the interconnect structure. Moreover, we attempt to simplify the model by averaging the influence of adjacent lines, and the simplification shows effectiveness. |
| キーワード(和) | オープン故障 / TEGチップ / 故障モデル / LSIテスト |
| キーワード(英) | open faults / TEG chip / fault model / LSI testing |
| 資料番号 | DC2009-77 |
| 発行日 |
| 研究会情報 | |
| 研究会 | DC |
|---|---|
| 開催期間 | 2010/2/8(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
| 委員長氏名（英） | |
| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Dependable Computing (DC) |
|---|---|
| 本文の言語 | JPN |
| タイトル（和） | TEGチップのデジタル測定によるオープン故障のモデル化の検討(故障モデル・故障許容・故障診断,VLSI設計とテスト及び一般) |
| サブタイトル（和） | |
| タイトル（英） | Consideration of Open Faults Model Based on Digital Measurement of TEG Chip |
| サブタイトル（和） | |
| キーワード(1)（和/英） | オープン故障 / open faults |
| キーワード(2)（和/英） | TEGチップ / TEG chip |
| キーワード(3)（和/英） | 故障モデル / fault model |
| キーワード(4)（和/英） | LSIテスト / LSI testing |
| 第 1 著者 氏名（和/英） | 堤 利幸 / Toshiyuki TSUTSUMI |
| 第 1 著者 所属（和/英） | 明治大学大学院理工学研究科 Graduate School of Science and Technology, Meiji University |
| 第 2 著者 氏名（和/英） | 刈谷 泰由紀 / Yasuyuki KARIYA |
| 第 2 著者 所属（和/英） | 明治大学大学院理工学研究科 Graduate School of Science and Technology, Meiji University |
| 第 3 著者 氏名（和/英） | 山崎 浩二 / Koji YAMAZAKI |
| 第 3 著者 所属（和/英） | 明治大学情報コミュニケーション学部 School of Information and Communication, Meiji University |
| 第 4 著者 氏名（和/英） | 橋爪 正樹 / Masaki HASHIZUME |
| 第 4 著者 所属（和/英） | 徳島大学大学院ソシオテクノサイエンス研究部 Institute of Technology and Science, the University of Tokushima |
| 第 5 著者 氏名（和/英） | 四柳 浩之 / Hiroyuki YOTSUYANAGI |
| 第 5 著者 所属（和/英） | 徳島大学大学院ソシオテクノサイエンス研究部 Institute of Technology and Science, the University of Tokushima |
| 第 6 著者 氏名（和/英） | 高橋 寛 / Hiroshi TAKAHASHI |
| 第 6 著者 所属（和/英） | 愛媛大学大学院理工学研究科 Graduate School of Science and Engineering, Ehime University |
| 第 7 著者 氏名（和/英） | 樋上 喜信 / Yoshinobu HIGAMI |
| 第 7 著者 所属（和/英） | 愛媛大学大学院理工学研究科 Graduate School of Science and Engineering, Ehime University |
| 第 8 著者 氏名（和/英） | 高松 雄三 / Yuzo TAKAMATSU |
| 第 8 著者 所属（和/英） | 愛媛大学大学院理工学研究科 Graduate School of Science and Engineering, Ehime University |
| 発表年月日 | 2010-02-15 |
| 資料番号 | DC2009-77 |
| 巻番号（vol） | vol.109 |
| 号番号（no） | 416 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |