講演名 2009-12-11
セキュアスキャン設計のためのシフトレジスタ等価回路の列挙と合成について(安全性及び一般)
藤原 克哉, 藤原 秀雄, 玉本 英夫,
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抄録(和) セキュリティとテスタビリティは相反する性質であるが,それらを両立させることは重要である.セキュア(安全)でテスタブル(テスト容易)な回路設計が望まれている.筆者らは,代表的なテスト容易化設計手法であるスキャン設計において,シフトレジスタ等価回路を利用した安全でかつテスト容易なスキャン設計法を提案した.そのセキュリティレベルとして,攻撃者がスキャンレジスタの構造を特定する確率は,シフトレジスタと等価な回路数の逆数に比例することから,シフトレジスタ等価回路の個数を明らかにすることは重要である.本稿では,いくつかの線形回路構造を対象に,それらのシフトレジスタ等価回路族の濃度や,それらを含む全体のシフトレジスタ等価回路族の濃度の上限,下限を解析的及びシミュレーションにより明らかにする.さらに,各種のシフトレジスタ等価回路を列挙する問題,所望のシフトレジスタ等価回路を合成する問題,等を考察した.
抄録(英) Although there exists an inherent contradiction between security and testability for digital circuits, it is important to find an efficient design-for-testability methodology that satisfies both security and testability. The authors reported a secure and testable scan design approach by using extended shift registers that are functionally equivalent but not structurally equivalent to shift registers. The security level of the secure and testable scan architecture based on those shift register equivalents is determined by the probability that an attacker can identify the configuration of the shift register equivalent used in the circuit, and hence the attack probability approximates to the reciprocal of the cardinality of the class of shift register equivalents. In this paper, we clarify the cardinality of each class of shift register equivalents from several linear structure circuits, and present the lower and upper bound of the cardinality of the whole class of shift register equivalents. We also consider the enumeration problem of shift register equivalents and the synthesis problem of desired shift register equivalents.
キーワード(和) テスト容易化設計 / セキュアスキャン / シフトレジスタ / 機能等価 / 列挙 / 合成
キーワード(英) Design for Testability / Secure Scan / Shift Register / Functional Equivalence / Enumeration / Synthesis
資料番号 DC2009-58
発行日

研究会情報
研究会 DC
開催期間 2009/12/4(から1日開催)
開催地(和)
開催地(英)
テーマ(和)
テーマ(英)
委員長氏名(和)
委員長氏名(英)
副委員長氏名(和)
副委員長氏名(英)
幹事氏名(和)
幹事氏名(英)
幹事補佐氏名(和)
幹事補佐氏名(英)

講演論文情報詳細
申込み研究会 Dependable Computing (DC)
本文の言語 JPN
タイトル(和) セキュアスキャン設計のためのシフトレジスタ等価回路の列挙と合成について(安全性及び一般)
サブタイトル(和)
タイトル(英) Enumeration and Synthesis of Shift Register Equivalents for Secure Scan Design
サブタイトル(和)
キーワード(1)(和/英) テスト容易化設計 / Design for Testability
キーワード(2)(和/英) セキュアスキャン / Secure Scan
キーワード(3)(和/英) シフトレジスタ / Shift Register
キーワード(4)(和/英) 機能等価 / Functional Equivalence
キーワード(5)(和/英) 列挙 / Enumeration
キーワード(6)(和/英) 合成 / Synthesis
第 1 著者 氏名(和/英) 藤原 克哉 / Katsuya FUJIWARA
第 1 著者 所属(和/英) 秋田大学工学資源学部情報工学科
Faculty of Engineering and Resource Science, Akita University
第 2 著者 氏名(和/英) 藤原 秀雄 / Hideo FUJIWARA
第 2 著者 所属(和/英) 奈良先端科学技術大学院大学情報科学研究科
Graduate School of Information Science, Nara Institute of Science and Technology
第 3 著者 氏名(和/英) 玉本 英夫 / Hideo TAMAMOTO
第 3 著者 所属(和/英) 秋田大学工学資源学部情報工学科
Faculty of Engineering and Resource Science, Akita University
発表年月日 2009-12-11
資料番号 DC2009-58
巻番号(vol) vol.109
号番号(no) 334
ページ範囲 pp.-
ページ数 6
発行日