| 講演名 | 2009-12-11 Note on Programmable On-Product Clock Generation(OPCG)Circuitry for Low Power Aware Delay Test , |
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| 抄録(和) | |
| 抄録(英) | This paper describes how we provide a mean for dealing with the programmable aspects of on-product clock generation(OPCG)for use during ATPG and how that can also help with low power delay test. The system described in this paper automatically generates mode initialization sequence, setup sequence, test sequence and others and enables low power aware delay test when faster on product clocks are present on board. This system has successfully been used to process delay test for ASIC chips even with 22 PLLs on board. |
| キーワード(和) | |
| キーワード(英) | OPCG / Delay Test / Low Power / EDA / ASIC / ATE |
| 資料番号 | DC2009-57 |
| 発行日 |
| 研究会情報 | |
| 研究会 | DC |
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| 開催期間 | 2009/12/4(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Dependable Computing (DC) |
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| 本文の言語 | ENG |
| タイトル（和） | |
| サブタイトル（和） | |
| タイトル（英） | Note on Programmable On-Product Clock Generation(OPCG)Circuitry for Low Power Aware Delay Test |
| サブタイトル（和） | |
| キーワード(1)（和/英） | / OPCG |
| 第 1 著者 氏名（和/英） | / Anis Uzzaman |
| 第 1 著者 所属（和/英） | Cadence Design Systems Inc.:Faculty of System Design, Tokyo Metropolitan University |
| 発表年月日 | 2009-12-11 |
| 資料番号 | DC2009-57 |
| 巻番号（vol） | vol.109 |
| 号番号（no） | 334 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |