| 講演名 | 2009-12-04 RSA暗号回路の安全なテスト容易化設計(テストII,デザインガイア2009-VLSI設計の新しい大地-) 早川 鉄平, 細川 利典, 吉村 正義, |
|---|---|
| PDFダウンロードページ |  PDFダウンロードページへ |
| 抄録(和) | フルスキャン設計はテスト容易化設計として広く普及しているが,暗号回路に適用すると秘密情報が漏洩する危険がある.本論文では,RSA暗号回路に対してセキュリティを保ちながら,故障検出率を向上させるためのテスト容易化設計を提案する.提案する安全なテスト容易化設計として,秘密情報を含むレジスタをスキャンレジスタとしないパーシャルスキャン設計を適用する.また,排他的論理和木を用いて観測性を向上させつつ,観測情報を1ビットとし解析を困難とし,秘密情報の漏洩を防止する.さらに,可制御性向上のために制御ポイントを挿入しテスト容易化を図ることで,スキャン設計における安全性とテスト容易性の両立を実現している.RSA暗号回路に対して提案手法のテスト容易性を評価した結果,セキュリティを保ちながらフルスキャン設計とほぼ同等の故障検出効率を得ることができた. |
| 抄録(英) | Full scan designs are popular ones for testability. However, the application of full scan designs for encryption circuits causes leaks of secret informations. In this paper, we propose a design for testability(DFT)method to increase fault coverage maintaining security for RSA encryption circuits. First, partial scan design that critical registers including secret informations are not replaced with scan registers is applied to the circuits. Second, XOR trees are inserted into the circuits to increase the observabilities. XOR tree prevent secret informations from leaking out by compacting several observation points to one scan register. Finally, control points are inserted into the circuits to increase the contrallabitlities. Security and testability are compatible on scan designs by applying the proposed DFT method. Experimental results for RSA encryption circuits show that the proposed DFT method can achieve the almost same high fault efficiency as full scan design maintaining. |
| キーワード(和) | RSA暗号回路 / スキャン設計 / 安全性 / 排他的論理和木 / テストポイント |
| キーワード(英) | RSA encryption circuits / scan design / security / XOR trees / test points |
| 資料番号 | VLD2009-63,DC2009-50 |
| 発行日 |
| 研究会情報 | |
| 研究会 | DC |
|---|---|
| 開催期間 | 2009/11/25(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
| 委員長氏名（英） | |
| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Dependable Computing (DC) |
|---|---|
| 本文の言語 | JPN |
| タイトル（和） | RSA暗号回路の安全なテスト容易化設計(テストII,デザインガイア2009-VLSI設計の新しい大地-) |
| サブタイトル（和） | |
| タイトル（英） | A secure design for testability of RSA encryption circuits |
| サブタイトル（和） | |
| キーワード(1)（和/英） | RSA暗号回路 / RSA encryption circuits |
| キーワード(2)（和/英） | スキャン設計 / scan design |
| キーワード(3)（和/英） | 安全性 / security |
| キーワード(4)（和/英） | 排他的論理和木 / XOR trees |
| キーワード(5)（和/英） | テストポイント / test points |
| 第 1 著者 氏名（和/英） | 早川 鉄平 / Teppei HAYAKAWA |
| 第 1 著者 所属（和/英） | 日本大学大学院生産工学研究科 Graduate School of Industrial Technology, Nihon University |
| 第 2 著者 氏名（和/英） | 細川 利典 / Toshinori HOSOKAWA |
| 第 2 著者 所属（和/英） | 日本大学生産工学部 College of Industrial Technology, Nihon University |
| 第 3 著者 氏名（和/英） | 吉村 正義 / Masayoshi YOSHIMURA |
| 第 3 著者 所属（和/英） | 九州大学大学院システム情報科学研究院 Graduate School of Information Science and Electrical Engineering, Kyushu University |
| 発表年月日 | 2009-12-04 |
| 資料番号 | VLD2009-63,DC2009-50 |
| 巻番号（vol） | vol.109 |
| 号番号（no） | 316 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |