| 講演名 | 2009-09-25 ディジタルメディア向け動的再構成型プロセッサFE-GAへのDFGマッピングとその自動化手法(動的再構成システム,物理設計及び一般) 田村 亮, 戸川 望, 柳澤 政生, 大附 辰夫, 佐藤 真琴, |
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| 抄録(和) | 近年のディジタル機器は多種多様で,膨大なデータを短時間で処理する事が要求されている.この変化に対応するべく,日立製作所は動的再構成型プロセッサFE-GA(Flexible Engine/Generic ALU Array)を開発・推進している.本稿では,FE-GAに様々なDFG(Data Flow Graph)をマッピングする手法を提案する.提案した手法では,格子状に配置された演算セルアレイ上に配置配線を行う.配置配線に際しては,マッピングしたノードの出力が確保されるよう行うセル封鎖判定や,データの到着タイミングを合わせるサイクル数調整などを行っている.さらにFE-GAの特徴であるスレッド切り替えを用いて,1面に収まりきらないDFGを分割する事で任意の大きさのDFGのマッピングを実現している.この提案手法では,FE-GAのアーキテクチャ制限の範囲内において,加算器で構成されたDFGを自動的にFE-GA上へマッピングすることに成功した. |
| 抄録(英) | Reconfigurable processors are those whose contexts are dynamically reconfigured while they are working. We focus on a reconfigurable processor called FE-GA (Flexible Engine/Generic ALU Array) for digital media processing. Currently, FE-GA does not have its dedicated behavior synthesis tool. In this paper, we map DFG (Data Flow Graph) and propose an algorithm to map them onto calculation cell array (disposed in grid) automatically. Furthermore, our algorithm can generate any size of DFG by using thread switching which is a characteristic of FE-GA. For a given DFG with addition calculation, the algorithm generates a dedicated assembly code which represents a given DFG circuits for FE-GA. The proposed algorithm achieves automatic mapping of DFG with addition calculation of all size within the range of the specification of FE-GA architecture. |
| キーワード(和) | 動的再構成プロセッサ / FE-GA / データフローグラフ / マッピング / マッピング自動化 |
| キーワード(英) | reconfigurable processor / FE-GA / Data Flow Graph / DFG / mapping / mapping automation |
| 資料番号 | VLD2009-39 |
| 発行日 |
| 研究会情報 | |
| 研究会 | VLD |
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| 開催期間 | 2009/9/17(から1日開催) |
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| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | VLSI Design Technologies (VLD) |
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| 本文の言語 | JPN |
| タイトル（和） | ディジタルメディア向け動的再構成型プロセッサFE-GAへのDFGマッピングとその自動化手法(動的再構成システム,物理設計及び一般) |
| サブタイトル（和） | |
| タイトル（英） | DFG Mapping for Flexible Engine/Generic ALU Array and Its Dedicated Synthesis Algorithm |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 動的再構成プロセッサ / reconfigurable processor |
| キーワード(2)（和/英） | FE-GA / FE-GA |
| キーワード(3)（和/英） | データフローグラフ / Data Flow Graph |
| キーワード(4)（和/英） | マッピング / DFG |
| キーワード(5)（和/英） | マッピング自動化 / mapping |
| 第 1 著者 氏名（和/英） | 田村 亮 / Ryo TAMURA |
| 第 1 著者 所属（和/英） | 早稲田大学大学院基幹理工学研究科 Dept. of Computer Science and Engineering, Waseda University |
| 第 2 著者 氏名（和/英） | 戸川 望 / Nozomu TOGAWA |
| 第 2 著者 所属（和/英） | 早稲田大学大学院基幹理工学研究科 Dept. of Computer Science and Engineering, Waseda University |
| 第 3 著者 氏名（和/英） | 柳澤 政生 / Masao YANAGISAWA |
| 第 3 著者 所属（和/英） | 早稲田大学大学院基幹理工学研究科 Dept. of Computer Science and Engineering, Waseda University |
| 第 4 著者 氏名（和/英） | 大附 辰夫 / Tatsuo OHTSUKI |
| 第 4 著者 所属（和/英） | 早稲田大学大学院基幹理工学研究科 Dept. of Computer Science and Engineering, Waseda University |
| 第 5 著者 氏名（和/英） | 佐藤 真琴 / Makoto SATOH |
| 第 5 著者 所属（和/英） | 日立製作所システム開発研究所 Systems Development Laboratory, Hitachi, Ltd. |
| 発表年月日 | 2009-09-25 |
| 資料番号 | VLD2009-39 |
| 巻番号（vol） | vol.109 |
| 号番号（no） | 201 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
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