講演名 | 2009-09-24 2層BGAパッケージにおける配線混雑度低減のための詳細ビア配置手法(物理設計技術,物理設計及び一般) 木下 昌紀, 富岡 洋一, 高橋 篤司, |
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抄録(和) | BGAパッケージはチップとプリント基板の大量の接続を実現できるが,異なる層間の高密度な配線パターンを接続するために多くの障害物を避けた上で適切な位置にビアを配置することが求められるなど,配線設計には多大な時間を要しており,その自動化が望まれている.本稿では,与えられた概略配線パターンに応じて両層のデザインルールを満たした詳細配線パターンを得るために,動的計画法に基づいた詳細ビア配置手法を提案し,配置されたビアの列数に対してほぼ線形時間で最適な詳細ビア配置が求められることを示す. |
抄録(英) | A BGA package realizes a lot of connections between a chip and a printed board. The quality of routing design obtained by manual is high, but it takes much time since it must take a lot of constraints into account. For example, vias must be arranged in appropriate positions so that they connect high-density routings between different layers while avoiding obstacles. Therefore, BGA package routing automation is required in industry. In this paper, we propose a detail via arrangement method that derives detailed routing patterns that satisfy the design rule of both layers from global routing patterns. Our proposed method is based on a dynamic programming. We show that our proposed method obtains an optimum detail via arrangement in almost linear time in terms of the number of rows of vias. |
キーワード(和) | BGAパッケージ / パッケージ配線 / 詳細ビア配置 |
キーワード(英) | BGA package / package routing / detail via arrangement |
資料番号 | VLD2009-30 |
発行日 |
研究会情報 | |
研究会 | VLD |
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開催期間 | 2009/9/17(から1日開催) |
開催地(和) | |
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幹事補佐氏名(英) |
講演論文情報詳細 | |
申込み研究会 | VLSI Design Technologies (VLD) |
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本文の言語 | JPN |
タイトル(和) | 2層BGAパッケージにおける配線混雑度低減のための詳細ビア配置手法(物理設計技術,物理設計及び一般) |
サブタイトル(和) | |
タイトル(英) | A Detail Via Arrangement Method for Reduction of Wire Congestion in 2-Layer Ball Grid Array Packages |
サブタイトル(和) | |
キーワード(1)(和/英) | BGAパッケージ / BGA package |
キーワード(2)(和/英) | パッケージ配線 / package routing |
キーワード(3)(和/英) | 詳細ビア配置 / detail via arrangement |
第 1 著者 氏名(和/英) | 木下 昌紀 / Masaki KINOSHITA |
第 1 著者 所属(和/英) | 東京工業大学大学院理工学研究科集積システム専攻 Department of Communications and Integrated Systems, Tokyo Institute of Technology |
第 2 著者 氏名(和/英) | 富岡 洋一 / Yoichi TOMIOKA |
第 2 著者 所属(和/英) | 東京工業大学大学院理工学研究科集積システム専攻 Department of Communications and Integrated Systems, Tokyo Institute of Technology |
第 3 著者 氏名(和/英) | 高橋 篤司 / Atsushi TAKAHASHI |
第 3 著者 所属(和/英) | 大阪大学大学院工学研究科電気電子情報工学専攻 Division of Electrical, Electronic and Information Engineering, Osaka University |
発表年月日 | 2009-09-24 |
資料番号 | VLD2009-30 |
巻番号(vol) | vol.109 |
号番号(no) | 201 |
ページ範囲 | pp.- |
ページ数 | 6 |
発行日 |