講演名 2009-09-18
LEDR/4相2線プロトコルコンバータを用いた非同期FPGAの構成(デバイスアーキテクチャ2)
石原 翔太, 小松 与志也, 張山 昌論, 亀山 充隆,
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抄録(和) 本稿は4相2線方式とLEDR方式を組み合わせた非同期ハイブリッドFPGAを提案する.演算回路において,小面積性を実現するため4相2線方式を採用する.一方,接続素子を用いるデータ転送において,高スループット性および低消費電力性を実現するためLEDR方式を採用する.トランジスタレベルに最適化されたプロトコルコンバータについても提案する.提案FPGAは90nm CMOSルールを用いて設計し,評価を行った.4相2線方式に基づくFPGAと比べ,ほぼ同じトランジスタ数で,スループットを45%向上させ,消費電力を36%削減できた.LEDR方式に基づくFPGAと比べ,ほぼ同じ消費電力で,トランジスタ数を35%削減できた.
抄録(英) This paper presents an asynchronous FPGA that combines the 4-phase dual-rail encoding and the Level-Encoded Dual-Rail (LEDR) encoding. The 4-phase dual-rail encoding is employed to achieve small area for function units, while the LEDR encoding is employed to achieve high throughput and low power for the data transfer using programmable interconnection resources. Area-efficient protocol converters are also proposed in transistor-level optimization. The proposed architecture is designed using a 90nm CMOS process. Compared to the 4-phase-dual-rail-based FPGA, the throughput and the power consumption are respectively by 45% higher and by 36% lower with almost the same transisitor count. Compared to the LEDR-based FPGA, the transistor count is by 35% lower with almost the same power consumption.
キーワード(和) リコンフィギャラブルVLSI / フィールドプログラマブルVLSI / LEDR方式 / 4相2線方式 / 自己同期アーキテクチャ
キーワード(英) Reconfigurable VLSI / Field-programmable VLSI / LEDR (Level-Encoded Dual-Rail) encoding / 4-phase dual-rail encoding / Self-timed architecture
資料番号 RECONF2009-36
発行日

研究会情報
研究会 RECONF
開催期間 2009/9/10(から1日開催)
開催地(和)
開催地(英)
テーマ(和)
テーマ(英)
委員長氏名(和)
委員長氏名(英)
副委員長氏名(和)
副委員長氏名(英)
幹事氏名(和)
幹事氏名(英)
幹事補佐氏名(和)
幹事補佐氏名(英)

講演論文情報詳細
申込み研究会 Reconfigurable Systems (RECONF)
本文の言語 JPN
タイトル(和) LEDR/4相2線プロトコルコンバータを用いた非同期FPGAの構成(デバイスアーキテクチャ2)
サブタイトル(和)
タイトル(英) An Asynchronous FPGA Using LEDR/4-Phase-Dual-Rail Protocol Converters
サブタイトル(和)
キーワード(1)(和/英) リコンフィギャラブルVLSI / Reconfigurable VLSI
キーワード(2)(和/英) フィールドプログラマブルVLSI / Field-programmable VLSI
キーワード(3)(和/英) LEDR方式 / LEDR (Level-Encoded Dual-Rail) encoding
キーワード(4)(和/英) 4相2線方式 / 4-phase dual-rail encoding
キーワード(5)(和/英) 自己同期アーキテクチャ / Self-timed architecture
第 1 著者 氏名(和/英) 石原 翔太 / Shota ISHIHARA
第 1 著者 所属(和/英) 東北大学大学院情報科学研究科
Graduate School of Information Sciences, Tohoku University
第 2 著者 氏名(和/英) 小松 与志也 / Yoshiya KOMATSU
第 2 著者 所属(和/英) 東北大学大学院情報科学研究科
Graduate School of Information Sciences, Tohoku University
第 3 著者 氏名(和/英) 張山 昌論 / Masanori HARIYAMA
第 3 著者 所属(和/英) 東北大学大学院情報科学研究科
Graduate School of Information Sciences, Tohoku University
第 4 著者 氏名(和/英) 亀山 充隆 / Michitaka KAMEYAMA
第 4 著者 所属(和/英) 東北大学大学院情報科学研究科
Graduate School of Information Sciences, Tohoku University
発表年月日 2009-09-18
資料番号 RECONF2009-36
巻番号(vol) vol.109
号番号(no) 198
ページ範囲 pp.-
ページ数 6
発行日