| 講演名 | 2009-09-18 再構成デバイスMPLDの高密度実装に適した構成手法(デバイスアーキテクチャ2) 戸口 博昭, 淺枝 昌則, 小田 裕太郎, 平川 直樹, 谷川 一哉, 弘中 哲夫, 佐藤 正幸, 石黒 隆, |
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| 抄録(和) | 近年,FPGA(Field Programmable Gate Array)などの再構成可能なPLD(Programmable Logic Device)が多く利用されている.我々は,メモリとしても使うことのできる再構成型デバイスであるMPLDの研究開発を行っている.MPLDは主にメモリとLUT(Look Up Table)の双方として使用可能なMLUTを論理要素として導入し,その配置と配線を工夫することでFPGAと同等以上の機能を実現できる可能性を持っている.現在までにMPLDアーキテクチャにおける構成手法の検討を行い,プロトタイプ版MPLD(ProtMPLD)のチップ試作等行ってきた.しかし,ProtMPLDはMPLDの基本構成で設計されており,実用的な回路として使用するための十分な検討を行われていない.そこで,本稿では,キャリールックアヘッド加算器を用いてMPLDに実装したトーラス網的離間配線を評価した.その結果,トーラス網的離間配線を利用することでMLUTの配線としての利用を抑え,より高密度にコンフィギュレーション可能であることがわかった. |
| 抄録(英) | In recent years, a lot of Programmable Logic Device (PLD) such as Field Programmable Gate Array (FPGA) has been used. As a new PLD, MPLD which have features of memory and logic circuit has been proposed. MPLD consists of MLUTs. MLUT has functions as LUT, switch block, and memory. By placing and connecting the neighboring arrays of MLUTs, MPLD can behave like conventional FPGA. Invesdigation on constitution method for MPLD architecture was considers, and performed tip trial manufacture for prototype MPLD (ProtMPLD). However, ProtMPLD is designed on the by the basic constitution of MPLD, but it did not perform enough for a practical circuit. In this paper, long interconnects as like as Torus Network line was introduced in the MPLD and evaluated by implimenting carry look ahead adder. As a result, the long interconnects as like as Torus Network decreases the number of MLUT used as wiring function. And enables High-density aplication on implementation for reconfigurable device MPLD. |
| キーワード(和) | FPGA / MPLD / メモリ |
| キーワード(英) | FPGA / MPLD / memory |
| 資料番号 | RECONF2009-35 |
| 発行日 |
| 研究会情報 | |
| 研究会 | RECONF |
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| 開催期間 | 2009/9/10(から1日開催) |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Reconfigurable Systems (RECONF) |
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| 本文の言語 | JPN |
| タイトル（和） | 再構成デバイスMPLDの高密度実装に適した構成手法(デバイスアーキテクチャ2) |
| サブタイトル（和） | |
| タイトル（英） | High-density Implementation for Reconfigurable Device MPLD |
| サブタイトル（和） | |
| キーワード(1)（和/英） | FPGA / FPGA |
| キーワード(2)（和/英） | MPLD / MPLD |
| キーワード(3)（和/英） | メモリ / memory |
| 第 1 著者 氏名（和/英） | 戸口 博昭 / Hiroaki TOGUCHI |
| 第 1 著者 所属（和/英） | 広島市立大学大学院情報科学研究科情報工学専攻 Graduate School of Information Sciences, Hiroshima City University |
| 第 2 著者 氏名（和/英） | 淺枝 昌則 / Masanori ASAEDA |
| 第 2 著者 所属（和/英） | 広島市立大学大学院情報科学研究科情報工学専攻 Graduate School of Information Sciences, Hiroshima City University |
| 第 3 著者 氏名（和/英） | 小田 裕太郎 / Yutaro ODA |
| 第 3 著者 所属（和/英） | 広島市立大学大学院情報科学研究科情報工学専攻 Graduate School of Information Sciences, Hiroshima City University |
| 第 4 著者 氏名（和/英） | 平川 直樹 / Naoki HIRAKAWA |
| 第 4 著者 所属（和/英） | 広島市立大学大学院情報科学研究科情報工学専攻 Graduate School of Information Sciences, Hiroshima City University |
| 第 5 著者 氏名（和/英） | 谷川 一哉 / Kazuya TANIGAWA |
| 第 5 著者 所属（和/英） | 広島市立大学大学院情報科学研究科情報工学専攻 Graduate School of Information Sciences, Hiroshima City University |
| 第 6 著者 氏名（和/英） | 弘中 哲夫 / Tetsuo HIRONAKA |
| 第 6 著者 所属（和/英） | 広島市立大学大学院情報科学研究科情報工学専攻 Graduate School of Information Sciences, Hiroshima City University |
| 第 7 著者 氏名（和/英） | 佐藤 正幸 / Masayuki SATO |
| 第 7 著者 所属（和/英） | 太陽誘電株式会社 Taiyo Yuden Co., Ltd. |
| 第 8 著者 氏名（和/英） | 石黒 隆 / Takashi ISHIGURO |
| 第 8 著者 所属（和/英） | 太陽誘電株式会社 Taiyo Yuden Co., Ltd. |
| 発表年月日 | 2009-09-18 |
| 資料番号 | RECONF2009-35 |
| 巻番号（vol） | vol.109 |
| 号番号（no） | 198 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |