| 講演名 | 2009-09-18 小容量FPGAによるスケーラブルなシステム評価環境の構築手法(応用2) 渡邉 伸平, 高前田 伸也, 姜 軒, 三好 健文, 吉瀬 謙二, |
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| 抄録(和) | メニーコアプロセッサの動作を現実的な時間でシミュレーションするために,我々はハードウェアによるシミュレーション環境ScalableCoreを提案している.これは,シミュレーションノード(ScalableCore unit)を,4方向に拡張可能な共通の接続インターフェース(ScalableCore board)を用いて接続することで,高い拡張性を実現する.小容量のFPGAを複数用いたScalableCoreの実装方法を検討する.この実装方法は,メニーコアプロセッサ内の各コアを各FPGAに対応づけることで,ハードウェアによるシミュレーションの実装で問題となる複雑さを軽減させることができる.また,それぞれ独立したFPGAパッケージであることから,各ScalbleCore unitが必要とするメモリに接続するためのポートを十分に確保することができる.初期評価として,ScalableCore UnitとScalableCore Boardを試作し,シミュレーション速度を評価したところ,ソフトウェアシミュレータ比で約7倍程度のスピードアップにとどまり,高速化への課題があることを確認した. |
| 抄録(英) | In order to practically simulate many-core processor, the authors proposed ScalableCore which is a hardware simulator. ScalableCore consists of Simulation nodes named ScalableCore unit, which correspond to cores in the target processor, and common interfaces named ScalableCore Board, which connects simulation nodes. Since each Scalable board can connect four ScalableCore units around it, ScalableCore can achieve high scalability. It is proposed to implement ScalableCore onto a lot of small-sized FPGAs. The proposed method can reduce the complexity which is a major problem, by implementing each ScalableCore unit onto a small-sized FPGA. And the method can also provide sufficiently required I/O ports for local memory, because of implementation by using independent packages. In this paper, a primary version of the proposed implementation is shown and the simulating speed is estimated. By the result, it is shown that simulating speed of this implementation is 7x speeds over software simulator. It is not enough and much more effective implementation is required. |
| キーワード(和) | FPGA / メニーコアプロセッサ / 評価環境 / プロトタイピング |
| キーワード(英) | FPGA / Many-core processor / evaluation environment / prototyping |
| 資料番号 | RECONF2009-31 |
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| 研究会情報 | |
| 研究会 | RECONF |
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| 開催期間 | 2009/9/10(から1日開催) |
| 開催地（和） | |
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| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
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| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Reconfigurable Systems (RECONF) |
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| 本文の言語 | JPN |
| タイトル（和） | 小容量FPGAによるスケーラブルなシステム評価環境の構築手法(応用2) |
| サブタイトル（和） | |
| タイトル（英） | A Study of Scalable Prototyping System with Small-sized FPGAs |
| サブタイトル（和） | |
| キーワード(1)（和/英） | FPGA / FPGA |
| キーワード(2)（和/英） | メニーコアプロセッサ / Many-core processor |
| キーワード(3)（和/英） | 評価環境 / evaluation environment |
| キーワード(4)（和/英） | プロトタイピング / prototyping |
| 第 1 著者 氏名（和/英） | 渡邉 伸平 / Shimpei WATANABE |
| 第 1 著者 所属（和/英） | 東京工業大学大学院情報理工学研究科 Graduate School of Information Science and Engineering Tokyo Institute of Technology |
| 第 2 著者 氏名（和/英） | 高前田 伸也 / Shinya TAKAMAEDA |
| 第 2 著者 所属（和/英） | 東京工業大学大学院情報理工学研究科 Graduate School of Information Science and Engineering Tokyo Institute of Technology |
| 第 3 著者 氏名（和/英） | 姜 軒 / Ken KYOU |
| 第 3 著者 所属（和/英） | 東京工業大学大学院情報理工学研究科 Graduate School of Information Science and Engineering Tokyo Institute of Technology |
| 第 4 著者 氏名（和/英） | 三好 健文 / Takefumi MIYOSHI |
| 第 4 著者 所属（和/英） | 東京工業大学大学院情報理工学研究科:JST Graduate School of Information Science and Engineering Tokyo Institute of Technology:JST |
| 第 5 著者 氏名（和/英） | 吉瀬 謙二 / Kenji KISE |
| 第 5 著者 所属（和/英） | 東京工業大学大学院情報理工学研究科 Graduate School of Information Science and Engineering Tokyo Institute of Technology |
| 発表年月日 | 2009-09-18 |
| 資料番号 | RECONF2009-31 |
| 巻番号（vol） | vol.109 |
| 号番号（no） | 198 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |