| 講演名 | 2009-09-18 ビットシリアル演算器を用いた再構成型プロセッサDS-HIEにおけるデータフロー生成の最適化手法の提案(設計手法) 西永 康弘, 梅田 賢一, 谷川 一哉, 弘中 哲夫, |
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| 抄録(和) | 我々の研究室ではビットシリアル演算器を用いた再構成型プロセッサDS-HIEを開発している.ビットシリアル演算方式では演算のレイテンシが大きくなるため,DS-HIEではスループット重視で性能の向上を目指している.DS-HIEにおいてスループットを向上するためには,DS-HIEに搭載されている各演算器へのデータの入力タイミングが重要となり,DS-HIEへデータフローグラフをマッピングする際にはそれを考慮する必要がある.そこで本稿ではコンパイラによりDS-HIE上にマッピングするのに最適なデータフローグラフへ変換する最適化手法を提案する.提案したアルゴリズムを実装した結果,1次元DCTにおいて最適化する前と比較して約3倍の性能向上となり,演算器使用率はDCTに関しては約15%の増加,FIRに関しては約3%の増加となった. |
| 抄録(英) | Our laboratory has developed a reconfigurable processor DS-HIE based on bit-serial operation. The DS-HIE processor achieves high performance by throughput, because bit-serial computation manner has a large latency. To achieve high performance by throughput with the DS-HIE processor, input timing at each operation unit of the DS-HIE is important. If there is a difference to the input to a operation unit, the DS-HIE cannot achieve high performance. So, to achieve high performance by throughput, it is necessary to generate the data-flow graph which mapped on the DS-HIE and adjusted timing to improve the problem. In this paper, we propose a method to generate an optimized dataflow graph by a compiler. The benchmark programs to evaluate the impact of the optimization were DCT and FIR. The result shows that it can achieve three times higher performance with the optimization. |
| キーワード(和) | 再構成型プロセッサ / DS-HIE / 最適化 / データフローグラフ / ビットシリアル演算 |
| キーワード(英) | reconfigurable processor / DS-HIE / optimization / data-flow graph / bit-serial operation |
| 資料番号 | RECONF2009-28 |
| 発行日 |
| 研究会情報 | |
| 研究会 | RECONF |
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| 開催期間 | 2009/9/10(から1日開催) |
| 開催地（和） | |
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| テーマ（英） | |
| 委員長氏名（和） | |
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| 幹事氏名（和） | |
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| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Reconfigurable Systems (RECONF) |
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| 本文の言語 | JPN |
| タイトル（和） | ビットシリアル演算器を用いた再構成型プロセッサDS-HIEにおけるデータフロー生成の最適化手法の提案(設計手法) |
| サブタイトル（和） | |
| タイトル（英） | A Proposal for a Method to Generate an Optimized Dataflow for Reconfigurable Processor DS-HIE Based on Bit Serial Operation |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 再構成型プロセッサ / reconfigurable processor |
| キーワード(2)（和/英） | DS-HIE / DS-HIE |
| キーワード(3)（和/英） | 最適化 / optimization |
| キーワード(4)（和/英） | データフローグラフ / data-flow graph |
| キーワード(5)（和/英） | ビットシリアル演算 / bit-serial operation |
| 第 1 著者 氏名（和/英） | 西永 康弘 / Yasuhiro NISHINAGA |
| 第 1 著者 所属（和/英） | 広島市立大学大学院 Graduate school of information Sciences, Hiroshima City University |
| 第 2 著者 氏名（和/英） | 梅田 賢一 / Ken'ichi UMEDA |
| 第 2 著者 所属（和/英） | 広島市立大学大学院 Graduate school of information Sciences, Hiroshima City University |
| 第 3 著者 氏名（和/英） | 谷川 一哉 / Kazuya TANIGAWA |
| 第 3 著者 所属（和/英） | 広島市立大学大学院 Graduate school of information Sciences, Hiroshima City University |
| 第 4 著者 氏名（和/英） | 弘中 哲夫 / Tetsuo HIRONAKA |
| 第 4 著者 所属（和/英） | 広島市立大学大学院 Graduate school of information Sciences, Hiroshima City University |
| 発表年月日 | 2009-09-18 |
| 資料番号 | RECONF2009-28 |
| 巻番号（vol） | vol.109 |
| 号番号（no） | 198 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |