| 講演名 | 2009-09-17 Dua-Vthセルの利用による動的リコンフィギャラブルプロセッサのリーク電力削減の評価(デバイスアーキテクチャ1) 天野 英晴, 平井 啓一郎, 佐野 徹, 加東 勝, 齊藤 貴樹, |
|---|---|
| PDFダウンロードページ |  PDFダウンロードページへ |
| 抄録(和) | 動的リコンフィギャラブルプロセッサにおいて、Dual-Vtを用いて性能を犠牲にせずに漏れ電流を削減する方法を提案、評価した。通常のCPUなどに用いられるクリティカルパス削減ポリシーとしてMult、Sw、MultSw、FPGAで用いられるDualエレメントポリシーを適用したMapHalf、1Row、RandHalf、これらを組みあわせたSw+Half、Mult+Halfについて三つのアプリケーションを用いて評価した。評価の結果、漏れ電流を主に削減したい場合、スイッチングエレメントにのみLow-Vtセルを用いるSwが電力時間積を20%から28%改善可能であることがわかった。Swが性能的に不足ならば、スイッチングエレメントと下半分のPEにLow-Vtを用いるSw+Halfを使い、アプリケーションのマッピングを最適化する方法が良い。この方法は全てのセルにLow-Vtを使った場合に比べて遅延の増大は5%-14%で、28%の漏れ電流を削減できる。 |
| 抄録(英) | One of benefit of coarse-grained dynamically reconfigurable processor arrays (DRPAs) is its low dynamic power consumption by operating a number of processing element (PE) in parallel with low frequency. However, in the future advanced process, the leakage power will occupy a considerable part of the total power consumption, and it may degrade the advantage of DRPAs. In order to reduce the leakage power of DRPA without severe performance degradation, eight design policies (Mult, Sw, MultSw, MapHalf, 1Low, RandHalf, Sw+Half and SW+Mult) with Dual-Vt cells are proposed and evaluated based on a prototype DRPA called MuCCRA-3T. Evaluation results show that Sw in which Low-Vt cells are only used in switching elements of the array achieved the best power-delay product. If performance of Sw is not enough, Sw+Half in which Low-Vt cells are used in a lower half PEs and all switching elements improve 24% of the leakage power with 5%-14% of extra delay time of the design with all Low-Vt cells. |
| キーワード(和) | 動的リコンフィギャラブルプロセッサ / 低電力化 / デュアルVth |
| キーワード(英) | Dynamically Reconfigurable Processor / Low Power Design / Dual-Vth |
| 資料番号 | RECONF2009-26 |
| 発行日 |
| 研究会情報 | |
| 研究会 | RECONF |
|---|---|
| 開催期間 | 2009/9/10(から1日開催) |
| 開催地（和） | |
| 開催地（英） | |
| テーマ（和） | |
| テーマ（英） | |
| 委員長氏名（和） | |
| 委員長氏名（英） | |
| 副委員長氏名（和） | |
| 副委員長氏名（英） | |
| 幹事氏名（和） | |
| 幹事氏名（英） | |
| 幹事補佐氏名（和） | |
| 幹事補佐氏名（英） | |
| 講演論文情報詳細 | |
| 申込み研究会 | Reconfigurable Systems (RECONF) |
|---|---|
| 本文の言語 | JPN |
| タイトル（和） | Dua-Vthセルの利用による動的リコンフィギャラブルプロセッサのリーク電力削減の評価(デバイスアーキテクチャ1) |
| サブタイトル（和） | |
| タイトル（英） | Leakage Power Reduction of a Dynamically Reconfigurable Processor with Deal Vth cells |
| サブタイトル（和） | |
| キーワード(1)（和/英） | 動的リコンフィギャラブルプロセッサ / Dynamically Reconfigurable Processor |
| キーワード(2)（和/英） | 低電力化 / Low Power Design |
| キーワード(3)（和/英） | デュアルVth / Dual-Vth |
| 第 1 著者 氏名（和/英） | 天野 英晴 / Hideharu AMANO |
| 第 1 著者 所属（和/英） | 慶應義塾大学理工学部 Faculty of Science and Technology, Keio University |
| 第 2 著者 氏名（和/英） | 平井 啓一郎 / Keiichiro HIRAI |
| 第 2 著者 所属（和/英） | 慶應義塾大学理工学部 Faculty of Science and Technology, Keio University |
| 第 3 著者 氏名（和/英） | 佐野 徹 / Toru SANO |
| 第 3 著者 所属（和/英） | 慶應義塾大学理工学部 Faculty of Science and Technology, Keio University |
| 第 4 著者 氏名（和/英） | 加東 勝 / Masaru KATO |
| 第 4 著者 所属（和/英） | 慶應義塾大学理工学部 Faculty of Science and Technology, Keio University |
| 第 5 著者 氏名（和/英） | 齊藤 貴樹 / Yoshiki SAITO |
| 第 5 著者 所属（和/英） | 慶應義塾大学理工学部 Faculty of Science and Technology, Keio University |
| 発表年月日 | 2009-09-17 |
| 資料番号 | RECONF2009-26 |
| 巻番号（vol） | vol.109 |
| 号番号（no） | 198 |
| ページ範囲 | pp.- |
| ページ数 | 6 |
| 発行日 | |